"Verilog CPU" 검색결과 1-20 / 54건

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  Full CPU 설계 프로젝트-Verilog HDL code 포함

  ##Project##Full Function CPU Design1. Introduction[1]1) Verilog HDL을 이용하여 Full Function CPU를 Design ... 2) Partial CPU를 확장하여 Full Function을 지원하는 ARM Thumb CPU를 설계하고 Test한다.[2]1) mov r0, #0x11 //r0에 0x11 ... 가 발생한 경우)- Register는 Verilog 코드 파트에서 설명2) Thumb 모듈- Input//clk : 클락을 정의reset_n: active_low 신호로서 리셋버튼

  리포트 | 29페이지 | 5,000원 | 등록일 2016.06.25

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  Verilog 를 이용한 CPU의 Pipeline 구현 (컴퓨터 아키텍쳐 실습)

  Computer Architecture LabLab 07: Pipeline1. 실험 목표Pipelined CPU를 구현하고, pipelining을 통해 CPU ... 의 throughput을 증가시킬 수 있음을 알 수 있다.2. 내용Lab 06에서 bus-type datapath와 microprogramming을 이용하여 구현했던 CPU를 Instruction ... pipelined CPU로 변형해 본다.구현한 CPU가 TSC instruction set을 모두 동작하는지를 확인하기 위해, TSC instruction을 모두 사용하는 프로그램을 작성

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  Verilog 를 이용한 CPU의 Cache (캐쉬) 구현 (컴퓨터 아키텍쳐 실습)

  ) Cache를 scheme과 read/write policy를 정하고 verilog module로 구현한다.(3) Cache-enabled CPU를 test할 test bench를 작성 ... 은 다음과 같다.* Main memory의 data를 CPU의 1-clock cycle 내에 읽고 쓰게 해서는 안된다. Memory access delay를 1-clock cycle ... 이상이 되도록 설정한다.* CPU는 pipelined CPU를 사용한다.* Total size는 32 words이다.* 1 cache block은 4 words이다.* Direct

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

  했던 CPU가 TSC full instruction을 지원하도록 CPU의 control 부분을 verilog를 이용하여 구현한다.구현한 CPU가 TSC instruction set ... . CPU 모듈의 외부 interface는 Lab 06의 것과 동일하다.그리고 다음과 같은 작업을 수행한다.cpu module을 제시한 interface에 맞추어 verilog ... Computer Architecture LabLab 06: Control1. 실험 목표CPU를 구성하는 요소 중 Control을 이해하고 구현한다.2. 내용Lab 05에서 구현

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  Quartus 툴을 이용하여 Simple_CPU를 verilog로 구현

  Date 2007.11.20Kwangwoon UniversityProject (or Lab) #2 ReportSimple CPU / New Simple ... CPUOverviewProject Description이번 프로젝트의 목표는 지난 프로젝트를 통해 배웠던 Quartus 툴과 ALU를 이용하여 간단한 CPU를 설계하는 것이다. 실제 CPU에 비하면 너무나 ... 도 간단한 CPU이지만, 이러한 간단한 CPU를 설계해 봄으로써, 3학년에 수강하게 될 컴퓨터 구조, 마이크로프로세서 등 관련 과목에 대한 기초를 다질 수 있는 좋은 기회가 될 것

  리포트 | 25페이지 | 9,000원 | 등록일 2007.12.09

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  한기대_디지틀시스템 설계 및 실습_과제7_CPU 제작(보고서 및 소스 포함)

  4. 설계목적 디지털 설계 및 시스템 강의시간에 배운 Verilog 지식을 토대로 하여 최종 Term Project 과제 소형 DSD_CPU의 구조를 설계 및 FPGA로 제작 ... 하여 동작 시킨다.5. CPU 설계과정 ⇒ 위의 회로도에서 크게 ‘CONTROL' 부분과 ‘DATAPATH’ 2부분으로 나눌 수 있다. ▪ CONTROL 부분 ⇒ 위

  시험자료 | 20페이지 | 10,000원 | 등록일 2020.11.04

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  현대모비스 R&D(연구개발) 합격직 자소서

  시스템, 컴퓨터 구조와 같은 과목을 수강하였고 Verilog를 활용한 프로젝트를 진행하였습니다. 또한 FPGA를 사용하여 회로를 설계하고 C언어를 사용해 설계한 회로에서 구동 ... 을 수강하며 8bit CPU를 설계하였고 후수 과목을 수강하며 이를 32bit 프로세서로 발전시켰습니다. 지원하는 명령어 수가 적고 기능이 부족하여 완벽한 프로세서라고 볼 수는 없 ... 었습니다. 하지만 스스로 작은 프로젝트를 진행하고 성공해 본 경험이 MICOM에 대해 더 깊이 있게 이해할 수 있도록 해주었습니다.여름방학 동안 연구실과 연계하여 Verilog를 사용

  자기소개서 | 1페이지 | 3,000원 | 등록일 2023.10.08

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  SK하이닉스 설계 최종 합격 자기소개서(자소서)

  Computing Unit라는 인공지능 엔진을 통합하는 방식으로 메모리 내부에서 일부 연산처리를 가능하게 하며 CPU와 메모리간 데이터 이동이 줄어들게 하여 병목 현상을 해결 ... 도록 기술) (700~1000 자 10 단락 이내)[Verilog로 Snake game을 구현하다]학부 디지털시스템 실험 프로젝트로 FPGA를 활용하여 원하는 기능을 구현하는 프로젝트

  자기소개서 | 13페이지 | 3,000원 | 등록일 2023.02.13

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  기초 Risc v 설계 코드와 검증 코드( RiscV 기계어 코드 파일 만는는 타스크 함수 포함)

  소개글Verilog(systemverilog)로 작성한 Risc V의 기본 동작(ADD,SUB,SW,LW,BEQ,SET)을 확인하기 위한 RTL 논리 회로 설계의 소스 코드와 이 ... 의 인스트럭션 동작확인을 위한 테스트벤치입니다.설계를 의하여 Risc V 32bit CPU의 기본 동작의 동작을 인스트럭션 코딩을 하였으며,위의 코드 동작을 확인하기 위해 인스트럭 ... 션의 기계어 코드를 테스트벤치에서 자동으로 생성하여 파일로 만들어 주는 기능을 수행하였고, 만들어진 인스트럭션 코드는 CPU에 의해 읽혀서인스트럭션 단위로 실행되어 그 결과

  리포트 | 49페이지 | 10,000원 | 등록일 2021.11.05

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  삼성전자 R&D 연구개발 자기소개서 최신본

  1. 삼성 취업을 선택한 이유와 입사 후 회사에서 이루고 싶은 꿈을 기술하십시오.(700자)[사람을 위한 DRAM Specialist]‘모두의 이익에 기여를 생각한다.’라는 핵심가치를 통해 삼성의 정신은 사람을 먼저 생각하는 데에 있는 것을 알 수 있었습니다. 사람에 ..

  자기소개서 | 3페이지 | 3,500원 | 등록일 2023.12.03

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  ring,jhonson counter 예비레포트

  1. 실험 제목 [Verilog Basic, FPGA]2. 실험 목적-fpga를 통해 ring counter, jhonson counter 시뮬레이션3. 관련 이론(1) FPGA ... 다. 왜냐하면 일반적인 프로세서는 메모리에 있는 프로그램을 불러와서 CPU에서 해독하여 작업을 실행하지만 FPGA는 아예프로세서 내부 회로를 프로그램에 맞게직접 설계해 놓고 곧바로 병렬 ... 적으로 실행시킴으로서 CPU 보다 훨씬 빠른 계산 속도를 낼 수 있기 때문이다. non-recurring emgineering charge를 내지 않아도 된다. FPGA는 SRAM

  리포트 | 7페이지 | 1,000원 | 등록일 2022.08.21

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  SK하이닉스 양산기술 합격 자기소개서

  씩 주시면서, 32bit로 구동하는 CPU의 코딩 프로젝트를 진행할 것이며 완수하지 못한다면 좋은 성적은 기대할 수 없을 것이라 단언하였습니다. 하지만 기초조차 없던 저는 교수님 ... 께 다른 강의를 수강하는 것이 좋겠다는 말까지 들었지만, 더욱 포기하고 싶지 않았습니다.시작은 Verilog 하드웨어 기술 언어를 사용하여 ALU를 구현하는 것이 ... 었습니다. Verilog라는 언어는 너무나도 생소했습니다. 또한 기본적인 논리연산도 모르던 저였기에 강의를 녹음하며 이해가 되지 않았던 부분을 복습하고 따로 digital logic

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.06

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  SK하이닉스 SW(소프트웨어) 직군 합격 자기소개서

  설계 시간에 Verilog 를 이용하여 밥솥, 시계 등을 설계하는 프로젝트를 진행한 경험이 있었습니다. 그때 당시 논리 연산자에 정확한 이해가 부족하여 그 프로젝트에서 좋은 성적 ... 을 얻지 못하였습니다. 그럴수록 저는 더 좋은 성적을 받겠다 다짐하였고 계속 공부하였습니다. 그리하여 저는 소수 연산에 특화된 CPU 설계 프로젝트를 진행하게 되었습니다.CPU ... 과 지속적인 노력으로 CPU 를 제작할 수 있게 되었고 기존의 행렬 CPU 보다 delay 와 하드웨어 사이즈를 줄일 수 있었습니다. 안타깝게도 i/o 개수가 초과하여 FPGA

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.06

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  Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

  디지털시스템설계Mu0 Processor 프로젝트Introduction본 프로젝트는 Verilog-HDL언어를 이용하여 간단한 프로세서의 형태인 MU0 processor를 설계 ... pc := loop115STPstop위 코드를 테스트하기위해 Verilog의 테스트벤치로 옮긴 결과는 아래와 같다.위 사진은, 위에 표의 명령어 코드를 assembly로 작성 ... Verilog-HDL로 코딩한 MU0프로세서와 메모리가 잘 동작하고 합성이 된 것을 확인할 수 있었다.Summary결과적으로, 주어진 Tesk를 잘 수행할 수 있도록 instruction

  리포트 | 16페이지 | 8,200원 | 등록일 2021.01.03

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  한화시스템 첨삭자소서

  시절 공학인증을 이수하면서 하드웨어로는 verilog 언어를 활용하여 pipeline MIPS 설계, factorial machine들을 설계했습니다. 또한, FPGA를 직접 설정 ... 인식 등의 애플리케이션을 구현했습니다. 대학원 시절에는 verilog 언어 조교와 ARM 어셈블리 조교를 수행했습니다. 학부와 대학원 시절, 성실함과 인내심을 바탕으로 하드웨어 ... 의 소프트웨어 전력 최적화를 진행함으로써 얻을 수 있는 각 하드웨어의 구성 요소의 전력 증감에 대해 집중적으로 관찰했습니다. 이를 위해 정확한 전력측정이 선행되어야 했기에 CPU

  자기소개서 | 7페이지 | 3,000원 | 등록일 2023.01.31

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  삼성전자 인턴 자기소개서

  게 되었습니다. 프로젝트 완성을 위해서는 Verilog를 사용해 알고리즘을 설계하고 FPGA를 통해 회로를 검증해야 했습니다. 이를 위해 필요한 이론을 논문과 전공서적을 통해 학습 ... 을 진행하는 인공 신경망 프로세서입니다. NPU 사용 시 크게 2가지의 장점이 존재합니다. 첫 번째로, 기존의 CPU, GPU와 달리 머신 러닝을 효율적으로 수행할 수 있습니다. 두 번 ... 디지털시스템설계 과목에서 MICROPROCESSOR를 설계, 검증하는 프로젝트를 진행했습니다. Verilog를 사용하여 연산 Block들을 구성하고 FPGA를 통해 검증하면서 설계

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.03.12

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  삼성전자 합격 자기소개서

  엔지니어 진로를 꿈꾸게 되었습니다. 실습에서 마이크로프로세서를 설계하는 프로젝트에 도전해 Verilog를 사용해 알고리즘을 만들고 Test bench를 통해 반복해서 오류를 확인 ... 한 작업을 진행하는 인공 신경망 프로세서입니다. NPU 사용 시 크게 2가지의 장점이 있습니다. 첫 번째로, 기존의 CPU, GPU와 달리 병렬 연산을 효율적으로 할 수 있어 기계 ... 에서 습득한 지식을 바탕으로 Layout design에서 칩 면적을 고려한 설계를 진행했습니다. Logic design 단계에서는 Verilog를 사용하여 연산 block들을 구성

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.03.12 | 수정일 2020.04.09

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  연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 7 보고서

  , is an RISC CPU so it has properties of RISC.2.3. Master/SlaveMaster/slave is one of the c ... show the value at the 7-segment display. Here are the following codes written in Verilog.design_1

  리포트 | 16페이지 | 3,000원 | 등록일 2020.08.18

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  [기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

  1Preliminary report Electronic Engineering기초전자회로실험Verilog 언어를 이용한 Sequential Logic 설계자료는 실제 실험을 바탕 ... 으로 작성되었으며,보고서 평가 A+기초전자회로실험 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제목Verilog 언어를 이용 ... -FlopD플립플롭 Timing diagramSR플립플롭의 문제점인 입력 S와 R에 동시에 High가 들어가지 않도록 만들어 놓은 회로이다. 데이터 전송용으로 많이 쓰인다. CPU

  리포트 | 7페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01

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  8비트 CPU 설계 및 가감승제 연산 수행과정을 보여주는 테스트벤치 파일

  리포트 | 5,000원 | 등록일 2017.12.17

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