"중앙대 asic" 검색결과 1-12 / 12건

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  중앙대학교 ASIC 미니프로젝트

  [Falling_Edge_Detector.v]module Falling_Edge_Detector(sequence_in,clock,reset,detector_out);input clock; //clock signalinput reset; //reset inputinput..

  리포트 | 13페이지 | 5,000원 | 등록일 2022.01.21 | 수정일 2022.05.03

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  2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 Verilog과제

  기존의 Homework2의 coding를 참고하여 만들어 보았습니다. v_machine_ver2의 경우 stage갯수가 5개로 늘어나 2bit으로는 부족하므로 3bit로 바꾸고 state diagram을 바탕으로 next state logic과 output logic을..

  리포트 | 2페이지 | 1,500원 | 등록일 2018.07.05

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제3 Verilog

  한글파일 보고서와 코드들을 포함하고 있습니다.사용프로그램은 Modelsim입니다. 사용법은 교수님이 알려줍니다.

  리포트 | 2페이지 | 2,000원 | 등록일 2017.06.25 | 수정일 2017.06.26

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제1 Mycad로 layout하기

  [1] DRC 에러 원인 및 해결 방법처음에 캡쳐 1과 같이 DRC 에러가 3개나 발생했습니다. 일단 위에 것부터 해결하려고 했습니다.Rule 2.5는 NACTIVE와 PACTIVE 사이의 공간에 여유가 없어 발생한 에러였습니다.그래서 NACTIVE와 PACTIVE 사..

  리포트 | 4페이지 | 2,000원 | 등록일 2017.06.25 | 수정일 2017.06.26

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  중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#1)

  * RULE 2.3 : WELL EDGE < 6 의 에러는 n well의 아래쪽(세로길이)을 늘려주어서 해결하였다. 다음 그림처럼 처음에는 WELL EDGE이(가) 6보다 작아야 하는 것인줄 알고 크기를 계속 줄였으나 반대로 6보다 커야 한다는 것을 의미했다. 또한 빨..

  리포트 | 11페이지 | 1,000원 | 등록일 2014.05.03

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  중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#2)

  지난번 과제에서는 참고사항에 명시된 것처럼 내용도 모른 채로 붙여넣기 했었던 기억이 나는데 myspice에서 파형을 얻기 위한 이러한 과정에서 spc파일의 값을 조정해보면서 이 파일이 어떤 부분에 영향을 미치는지 알 수 있게 되었다. 또한 input 값이 하나가 추가되..

  리포트 | 15페이지 | 1,000원 | 등록일 2014.05.03

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  중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#3)

  이 부분에서 폴리실리콘이 바로 옆 측의 비아와 콘택트가 포함된 연결부위와 너무 가까워서 발생하는 에러가 생깁니다. 이를 해결하기 위해서 폴리실리콘의 두께를 줄여보았지만 그렇게 되면 폴리실리콘의 최소 두께를 못 넘겨서 에러가 발생하게 되고 다시 콘택트와 비아측을 줄이게 ..

  리포트 | 16페이지 | 1,000원 | 등록일 2014.05.03

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제2 파형확인과 MyLVS 활용

  (3) C 값의 변화에 따라 출력 파형이 다르게 나오는 이유를 간단하게 설명. C값이 증가하면 RC time constant가 증가해서 시간지연이 늘어나게 된다. 따라서 그래프가 아래로 갈수록 충전과 방전에 걸리는 시간이 길어지게 되는 걸 볼 수 있다.[2] Part ..

  리포트 | 4페이지 | 2,000원 | 등록일 2017.06.25 | 수정일 2017.06.26

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  중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#4)

  ① 각 회로의 sketch② 최종 Layout그림의 스크린 캡처(전체 회로의 사이즈를 식별할 수 있어야 함.) 또는 프로그램상의 print메뉴를 통해 출력한 것⑦ 실습결과에 대한 고찰(comment) : 보고서의 중간중간 또는 마지막에 코멘트를추가해도 되며, 그 내용은..

  리포트 | 11페이지 | 1,000원 | 등록일 2014.05.03 | 수정일 2014.05.05

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  LG에너지솔루션 BMS HW 합격 자기소개서

  수업 프로젝트수업명: ASIC 설계주제: Verilog를 이용하여 APB-based IP 중 SIMD_single instruction multiple data 설계 및 검증기간

  자기소개서 | 5페이지 | 3,900원 | 등록일 2023.06.01

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  1bit full adder

  1) My Cad schematic editor에서 1bit full adder 회로구성2) 검사 및 SPICE 네트리스로 보내기3) MySpice에서 실행결과 확인4) include.inc에서 값을 추출하여 실행결과에 붙이면 다음과 같이 된다.*************..

  리포트 | 10페이지 | 3,000원 | 등록일 2008.09.19

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  서울반도체

  %를 달성하는 결과를 얻었습니다. 물론 이를 얻기까지 철저하게 계획에 수반한 노력이 필요했습니다.첫 번째로, 목표를 세웠습니다. 지금 점수로 최선이라면 할 수 있을 만한 중앙대학교 입 ... 이후 대학생활에서 전자기학, 회로이론, 전자회로, ASIC 설계등 많은 전공을 최선을 다해 공부하였고, 이것으로 서울 반도체의 설계 업무의 배움을 위한 토대를 마련해 놓

  자기소개서 | 3페이지 | 3,000원 | 등록일 2013.04.19

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