"중앙대 아날로그"의 검색결과 입니다.

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stopwatch 설계 중앙대 아날로그 pwm제어회로 래치와 플립플롭 pspice 스위칭클락 스텝 모터 구동기 신호발생기

EasyAI “중앙대 아날로그” 관련 자료

+중앙대학교 아날로그및디지털회로 예비보..등록일 2024.08.06 | 총 1,927자 | 6페이지 | 2,000원
+중앙대학교 아날로그및디지털회로 예비보..등록일 2024.08.06 | 총 1,293자 | 3페이지 | 2,500원

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"중앙대 아날로그" 검색결과 1-20 / 508건

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중앙대학교 아날로그및디지털회로 예비보고서1

설계실습 계획서1-3-1 초전형 적외선 센서(RE200B)와 증폭기 사이에 신호를 전달하는 High-Pass Filter(DC-block, 3-dB freq.=5 Hz)를 R과 C를 이용하여 설계하시오. (C 값은 10uF 고정)문제에서 주어진 3dB 주파수(=f)는 ..

리포트 | 3페이지 | 2,000원 | 등록일 2024.08.06

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중앙대학교 아날로그및디지털회로 예비보고서5

설계실습 계획서5-3-1 슈미트 회로의 특성(B) 슈미트 트리거 (=5 V)의 가 2.5 V가 되도록 회로를 설계하시오.문턱 전압을 계산하는 식에서 =, , , 으로 식을 세울 수 있다.설계하고자 하는 회로에서 = 5V, =를 대입하면 , 의 비를 1:1로 조정한다면 ..

리포트 | 17페이지 | 2,000원 | 등록일 2024.08.06

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중앙대학교 아날로그및디지털회로 예비보고서10

설계실습 계획서10-3-1 7-segment/Decoder 진리표아래 7-segment/Decoder 진리표를 작성한다.입력출력ABCDabcdefgdisplay0000*************00111110100001001021100000011030010100110041..

리포트 | 4페이지 | 2,000원 | 등록일 2024.08.06

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중앙대학교 아날로그및디지털회로 예비보고서2

설계실습 계획서 2-3-1 PWM칩(UC3845)을 이용하여 아래 성능의 PWM 제어 회로를 설계하시오. - 출력전압 : 0 V ~ 10 V (peak to peak) - 스위칭 주파수 f : 12.5 kHz Pwm 제어 회로는 오차증폭기, 비교기, 구동회로 로 구성되..

리포트 | 6페이지 | 2,000원 | 등록일 2024.08.06 | 수정일 2024.09.06

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중앙대학교 아날로그및디지털회로 예비보고서7

설계실습 계획서7-3-1 XNOR 게이트 설계 및 특성 분석AND, OR, NOT 게이트를 사용하여 각각 NAND, NOR, XOR, XNOR 게이트의 기능을 갖는 회로도를 설계하고 진리표를 작성한다.논리 게이트의 출력을 구하기 위한 순서는 다음과 같다.예비보고서 6에..

리포트 | 12페이지 | 2,000원 | 등록일 2024.08.06

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중앙대학교 아날로그및디지털회로 예비보고서3

설계실습 계획서3-3-1 스텝 모터의 회전각은 가해진 펄스 수를 조정함으로써 제어할 수 있다. 만약 1회전 100 펄스의 스텝 모터가 있다면, 구동회로에서 1개의 펄스를 보낼 때 스텝 모터는 몇 도 회전하는지 계산하시오.스텝 모터를 구동하기 위한 펄스를 인가하는 순서는..

리포트 | 3페이지 | 2,500원 | 등록일 2024.08.06

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중앙대학교 아날로그및디지털회로 예비보고서4

설계실습 계획서4-3-1 신호발생기 설계(A) 아래 그림에서 주어진 Wien bridge 회로에서 V+와 V-의 관계식을 구하시오. 이 관계식을 이용하여 1.63 kHz에서 발진하는 Wien bridge 회로를 설계하시오.회로에서 C를 Y = 1/jwC로 둔다면, 전압..

리포트 | 10페이지 | 2,000원 | 등록일 2024.08.06 | 수정일 2025.03.20

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중앙대학교 아날로그및디지털회로 예비보고서6

설계실습 계획서6-3-3 위상검출기Simulation tool (PSpice)를 이용하여 아래 그림 6-1의 XOR를 이용한 위상 검출기의 특성을 파악하고 V1과 V2의 위상 차이 변화에 따른 Vout 전압의 평균값 특성을 확인한다.pspice로 설계한 회로는 다음과 ..

리포트 | 10페이지 | 2,000원 | 등록일 2024.08.06

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중앙대학교 아날로그및디지털회로 예비보고서8

설계실습 계획서9-3-1 전가산기 설계(A) 전가산기에 대한 진리표를 작성한다.ABCinSCout0*************00110110010101011100111111(B) Karnaugh 맵을 이용하여 간소화된 Sum of product 또는 Product of s..

리포트 | 5페이지 | 2,000원 | 등록일 2024.08.06 | 수정일 2025.03.20

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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 카운터 설계

11-1. 실습 목적JK Flip Flop을 이용한 동기식, 비동기식 카운터를 설계해 보고 리셋 기능을 이용하여 임의의 진수의 카운터를 제작할 수 있는 능력을 배양한다. 또한 chattering 방지 회로에 대하여 학습한다.11-2. 실습 준비물부품JK Flip Flo..

리포트 | 4페이지 | 1,000원 | 등록일 2023.06.23

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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 래치와 플립플롭

8-1. 실습 목적순차식 논리회로의 기본 소자인 래치와 플립플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건을 확인한다.8-2. 실습 준비물부품NAND gate 74HC00 : 6개Inverter 74HC04 : 3개사용장비오실로스코프 (Oscilloscope..

리포트 | 4페이지 | 1,000원 | 등록일 2023.06.23

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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 신호발생기

4-1. 실습 목적Wien bridge RC 발진기를 이용하여 신호 발생기를 설계, 제작, 측정하며 그 동작을 확인한다.4-2. 실습 준비물부품Op amp. (UA741CN) : 1개다이오드 1N4001 : 2개가변저항 10 KΩ : 6개커패시터 100nF, ceram..

리포트 | 6페이지 | 1,000원 | 등록일 2023.06.23

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[A+]중앙대학교 아날로그및디지털회로설계실습 Stopwatch 설계 과제

위 표를 보면, 16분주 회로가 16진수의 수를 어떻게 만들어 내는지, 이를 10진수의 카운터로 바꿀 수 있는 방법을 소개하고 있다. 자세히 보면, 10진수가 되려면 10이 되는 시점에서 0으로 수가 넘어가야 한다. 그래서 도표를 자세히 보면 4번 LED인 QD와 2번..

리포트 | 2페이지 | 1,000원 | 등록일 2021.09.02

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[결과보고서]중앙대학교 아날로그및디지털회로설계실습 신호 발생기

요약: 이번 실험은 Wien bridge 신호발생기를 설계 제작, 측정하였다. 예비보고서에서 발진 주파수 = 1.63 kHz, Loop gain이   = 1을 갖기 위한 증폭기 이득   = 3을 갖도록 설계하였다.        을..

리포트 | 7페이지 | 1,000원 | 등록일 2023.06.23

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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 논리함수와 게이트

7-1. 실습 목적여러 종류의 게이트의 기능을 측정하여 실험적으로 이해한다.7-2. 실습 준비물부품스위치 : 2개AND gate 74HC08 : 2개OR gate 74HC32 : 1개Inverter 74HC04 : 2개NAND gate 74HC00 : 1개NOR gat..

리포트 | 8페이지 | 1,000원 | 등록일 2023.06.23

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[A+]중앙대학교 아날로그및디지털회로설계실습 카운터 설계 과제

Chattering을 방지한다는 것은 유접점 스위치에서 생기는 아래 그림과 같은 noise(노이즈)를 방지한다 라는 것이다.위 그림에서 보면 스위치를 ON, OFF 시킬 때 전압이 상승, 하강하는 잡음을 볼 수 있다. 일반적으로는 오실로스코프로 관측해야 보인다. 이러한..

리포트 | 3페이지 | 1,000원 | 등록일 2021.09.02

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[결과보고서]중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프(PLL)

요약: 이번 실험은 통신 분야에서 채널 설정에 많이 사용하는 PLL을 설계 및 구성하였다. 위상제어루프를 구성할 때 XOR 게이트를 사용했고 5V의 구형파를 인가하였다. VCO의 캐패시터를 10nF, 100nF, 1uF로 바꿔가며 동작주파수 범위가 어떻게 바뀌는지 확인..

리포트 | 7페이지 | 1,000원 | 등록일 2023.06.23

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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프(PLL)

6-1. 실습 목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.6-2. 실습 준비물부품저항 100Ω, 1/2W , 5% : 3개저항 1kΩ, 1/2W , 5% : 2개저항 5.1..

리포트 | 8페이지 | 1,000원 | 등록일 2023.06.23

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[A+]중앙대학교 아날로그및디지털회로설계실습 신호 발생기 과제

리포트 | 3페이지 | 1,000원 | 등록일 2021.09.02

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[A+]중앙대학교 아날로그및디지털회로설계실습 래치와 플립플롭 과제

문제 1설계 실습 영상의 edge-triggered 플립플롭의 타이밍 차트를 완성하시오. (Hint : Positive edge-triggered)

리포트 | 2페이지 | 1,000원 | 등록일 2021.09.02

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