"vhdl소스" 검색결과 121-140 / 280건

• 

  VDHL을 이용한 디지털시계 설계 소스코드 (추가 기능 없음)

  Library ieee;Use ieee.std_logic_1164.all;Entity clock isport(clk : in std_logic; -- 20MHz seg_com : buffer std_logic_vector(3 downto 0); seg_data : bu..

  리포트 | 3페이지 | 1,000원 | 등록일 2016.02.07 | 수정일 2016.02.12

  다운로드 장바구니
• 

  아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

  . 소스 코드xilinx VHDL Design Tool을 이용하여 코딩한 소스소스 코드 설명→ 위 코드에서 볼 수 있듯이 엔티티 선언부에는 학번과 이름을 입력시키는 i 입력 포트와i ... 논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ModelSim ... -Segment에 출력되는 형태는 정해져 있고 만약 지정되지 않은 입력을 넣었 을 때 Eorror형태의 출력이 나타나도록 한다.작성한 VHDL파일에 대한 Testbench파일

  리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

  다운로드 장바구니
• 

  VHDL을 이용한 리듬게임

  VHDL 관련 컴퓨터 실험 과목에서 A+ 받은 작품입니다.아래 내용은 알집 안에 첨부된 설명서 입니다.이 외에도 소스, 관련 사진, 영상 등 자료가 포함되어 있습니다.s ... 에 포함된 ppt 파일을 따라 배선작업이 필요합니다.게임은 rhyrhm_1p 소스 만으로도 가능합니다.rhythm_1p 는 1번으로 지정한 키트, rhythm_2p 는 2번 ... 되고 motor가 정지합니다.리셋 버튼을 누르면 게임이 초기화 됩니다.----조작방법----기본적으로 처음 소스를 다운로드 하면 VFD에 easy mode 라는 난이도와 mario

  리포트 | 4,000원 | 등록일 2016.04.12 | 수정일 2016.05.17

  다운로드 장바구니
• 

  서울시립대학교 전자전기컴퓨터설계실험2 제04주 Lab03 Pre

  을 추가한다.소스가 추가되었으면, Synthesize, Implement Design Compile을 눌러 Compile을 진행한다.Error 없이 Compile이 완료될 경우 ... Source File을 추가한다.소스가 추가되었으면, Synthesize, Implement Design Compile을 눌러 Compile을 진행한다.Implement Design ... .Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

  다운로드 장바구니
• 

  논리회로실험 - 제 5장 ALU 코드를 KIT에 올리는 실험 결과보고서

  , Architecture Name을 입력한 후 아까 조교님이 주신 소스를 추가한다. 이렇게 하면 소스 코드 입력까지 완료되었다. 다음으로 VHDL 소스를 Synthesize ... 으로 VHDL 소스를 Synthesize와 Implementation를 해야한다. Synthesize와 Implementation를 클릭을 하면 저렇게 초록색 체크무늬로 표시가 된다.다음 ... 다.값을 출력하는 방법 중 하나인 7 segment가 나타나는 부분이다.(2)어떻게 이 회로를 구성할 것인가1) VHDL 코드를 구성하는 기본 설정(1)설계 사항2)-실습시간

  리포트 | 17페이지 | 1,000원 | 등록일 2014.08.15

  다운로드 장바구니
• 

  결과보고서 #8

  목표순차회로에 대한 기본개념을 이해하고 조합회로와의 차이점을 이해할 수 있다. 또한 순차회로 중레지스터에 대해 이해하고 많은 기능들이 있는 범용 레지스터를 VHDL을 이용해 설계 ... 이동이 수행된다.10왼쪽 자리 이동이 수행된다.11병렬 입력이 수행된다.2) 소스 코드3) 테스트 벤치 코드4) Wave Form5) 결과 분석? 소스코드-> 레지스터 내부에서 직렬

  리포트 | 5페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

  다운로드 장바구니
• 

  03 논리회로설계실험 결과보고서(병렬가산기)

  계산이 200ns동안 유지되는 이유는 테스트벤치에서 ‘wait for 100ns’ 구문 때문이다.실험 1. 10비트 병렬 가산기를 설계하시오(2) VHDL 코딩1) 소스코드2 ... ) 테스트 벤치 코드3) Wave Form4) 결과 분석이번엔 VHDL을 이용하여 병렬 가산기를 설계하였다. 매우 간단하게 설계가 되었는데,SUM

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

  다운로드 장바구니
• 

  VHDL을 이용한 7-Segement Top 코드 및 시뮬레이션

  VHDL실습 4주차 레포트7-segement 최종 Top담당교수 :담당조교 :전자공학과세그먼트 표시 장치는 7개의 선분(획)으로 구성되어 있으며, 위와 아래에 사각형 모양으로 두 ... 1101101000000 0001x0110000000000 000011111110000000 00000Dont' care▶소스코드 및 시뮬레이션 결과?ProcInput code세그먼트 키의 우선

  리포트 | 8페이지 | 2,000원 | 등록일 2010.12.27

  다운로드 장바구니
• 

  아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

  FGPA를 이용한 VHDL 구현 프로젝트 - 비밀번호#1. 설계 목표-. FPGA Kit에 있는 7 segment 모듈과 Keypad 모듈을 활용하여 디지털 잠금 장치를 설계 ... 코드의 단순화한 사항들에 아래와 같이 간단히 기재-. 하기 사항들은 추가로 개선한 사항일 뿐이므로 프로젝트 결과로 제출할 소스코드와는 무관(혼선을 막기 위해 하기 사항의 코드 ... 개만 쓰기로 하고, 4번째 입력까지는 기존 소스코드와 동일하게 동작하고, 5번째 입력할 때는 architecture 내부의 seg_1~seg_1000의 신호에 set_no2~set

  리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

  다운로드 장바구니
• 

  VHDL-Final Project Digital Clock 만들기 <- A+

  다. 즉 한번의 switch 동작으로 값이 여러 번 변화되는 현상을 제거하고자 하는 것인데, 교수님께서 알려주신 C 소스코드의 원리를 이해하고 VHDL로 다시 coding 해 ... 분담1. 실험 목적지금까지 배운 Spartan b/d 를 구현 하기 위한 VHDL 코드를 이용한 Digital Clock code를 작성하고, Spartan b/d ... Debouncing 회로를 설계 한다.우선적으로 1조에서는 Debouncing code를 우선적으로 VHDL 코드로 작성해 보았다.이 Debouncing Code의 원리는 입력된 값을 일정

  리포트 | 27페이지 | 3,500원 | 등록일 2009.06.29

  다운로드 장바구니
• 

  02 논리회로설계실험 결과보고서(전,반가산기)

  논리회로설계 실험 결과보고서 #2실험 2. 반가산기와 전가산기 설계1. 실험 목표VHDL을 이용하여 반가산기와 전가산기를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 ... ) 진리표, 논리식입 력출 력AB합(S)자리올림(C)*************101표1. 반가산기의 진리표반가산기 논리식S = A'B + AB' = ABC = AB2) 소스코드동작 ... = ABCC = AB + C_in(AB)2) 소스코드동작적 모델링자료흐름적 모델링3) 테스트 벤치 코드4) Wave Form(1) 동작적 모델링 결과(2) 자료 흐름 모델링 결과5

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

  다운로드 장바구니
• 

  결과보고서 #5

  목표멀티플렉서와 산술 논리 연산 장치의 기본개념에 대해 이해한다. 이것들을 VHDL의 Subprogram 문법인 function과 procedure를 이용해 설계할 수 있 ... 110Y = A xor BXOR111Y = not ANOT2) 소스 코드3) 테스트 벤치 코드4) Wave Form5) 결과 분석- 8가지 기능을 가진 ALU를 case문을 사용 ... 1) 기능표S _{1}S _{0}논리식사용00Y = A + B함수01Y = A - B프로시져10Y = B - A프로시져11Y = "-----"·2) 소스 코드3) 테스트 벤치 코드

  리포트 | 7페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

  다운로드 장바구니
• 

  쿼터스 프로그램을 이용한 VHDL 실습(결과 포함)

  실험 목적 : 쿼터스 프로그램을 이용한 VHDL 설계 결과와 스케메틱 설계 결과를 비교하고, 쿼터스 프로그램이 익숙해지도록 하기 위함차 례P r o j e c t 생 성D e s

  리포트 | 7페이지 | 2,000원 | 등록일 2015.05.30

  다운로드 장바구니
• 

  Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

  Package : PQ208Speed : -4Tool SelectSynthesis tool : XST(VHDL/Verilog)Simulator : iSim(VHDL/Verilog ... Marker를 이용하여 입출력 포트를 생성한 후 이름을 설정한다.소스를 프로젝트에 추가 한 후 컴파일을 수행한다(Synthesize, Implement Design)and gate의 핀

  리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

  다운로드 장바구니
• 

  아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

  아무것도 알지 못했고 답답한 마음 뿐 이었다. 도서관에서 관련 자료를 대출하고 인터넷을 통해 VHDL에 관하여 알게 되었고 스스로 소스코드를 작성해 보았다. 처음에는 계속 오류가 났 ... 을 경우 해당되는 7 segment의 불이 켜지도록 하였다. 또한 H의 값은 1010으로 따로 지정하여 점을 나타내도록 하였다.처음 과제를 받았을 때는 VHDL에 관해

  리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

  다운로드 장바구니
• 

  VHDL STOPWATCH 설계보고서, QUARTUS STOPWATCH 설계보고서

  VHDL 이용한 STOPWATCH 설계 과제1.설계 목적-VHDL사용법과 VHDL의 코드구조인 계층구조를 익히고 설계해본다.2.설계과정≪ VHDL 소스코드를 계층 구조로 표현하기 ... 위한 블록도 구상도 ≫VHDL 코드는 1개의 TOP모델과 3개의 SUB모델 1개의 테스트벤치 총 5개의 파일로 구성되어 있습니다.1 TOPMODEL : stopwatch2

  리포트 | 16페이지 | 5,000원 | 등록일 2014.02.28

  다운로드 장바구니
• 

  08 논리회로설계실험 결과보고서(카운터)

  논리회로설계 실험 결과보고서 #8실험 8. 카운터 설계1. 실험 목표VHDL을 이용하여 카운터를 설계한다.설계한 카운터를 이용하여 RoV-Lab3000의 led와 7segment ... 가 정해진 동작을 수행하도록 한다.2. 실험 결과실험 1. 8비트 비동기식 업카운터 설계(1) 설계 내용1) 소스 코드2) 핀할당3) 7segment 표시결과4) 결과 분석이번 ... 존슨카운터 설계1) 소스 코드2) 핀 할당3) led 표시결과3번째 led 고장3번째 led 고장전부 off5) 결과 분석예비보고서에서 설계했던 존슨카운터를 바탕으로 실험을 진행

  리포트 | 5페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

  다운로드 장바구니
• 

  아주대 OOO 교수님 논리회로 과제 4비트 9의 보수 회로

  로 표시되는 정규형은 불 대수의 공리를 이용하여 표준형으로 바꾸어 표시하면 F(A, B)＝B이다.Library ieee;Use ieee.std_logic

  리포트 | 14페이지 | 5,000원 | 등록일 2015.03.12

  다운로드 장바구니
• 

  VHDL을 이용한 논리 게이트 실습

  하였지만 VHDL은 언어로 기술한다. 비슷한 부분 은 생략하고(다른부분은 완전같으므로) 디자인 입력부만 살펴보도록한다.VHDL로 누른 상태의 모습이다.소스를 다음과 같이 서술 ... VHDL 및 실습ReportQuartusⅡ를 이용한 기본 논리게이트 실습제출일2013년 3월 18일제출기한2013년 3월 18일담당교수최 종 성 교수님학과전 자 공 학 과학번 ... ) QuartusⅡ로 기본논리게이트 설계를 Schematic과 VHDL로 해보고 비교해본다.(2) 기본논리게이트의 반복설계로 QuartusⅡ를 숙달한다.3. 이론 :(1) 기본논리게이트

  리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  VHDL실습 디지털시계, 1초 생성기, 60초 카운터 등

  도록 한다.- 12진 카운터의 설계 소스이다. 입력이 되는 클럭은 0~11까지 카운트 하는 것을 알 수 있다. FND 디코더로 숫자를 표현하기 위해 digit_one, digit ... 을 확인할수 있다.FND 디코더 설계- 12진 카운터와 60진 카운터의 시간 값을 7-세그먼트로 표현해 주기 위해 위와 같은 소스를 통해 FND 디코더를 구성DATAFND_DATA ... 입력되면 A가, 1이 입력되면 B가 출력되는 전형적인 2x1 Mux를 설계하였다. RTL VIEWER 결과Top Design-Vhdl-D Component를 이용한 시계설계→ 디자인

  리포트 | 16페이지 | 3,500원 | 등록일 2015.05.30

  다운로드 장바구니