"vhdl소스" 검색결과 61-80 / 280건

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  ’Y’와 같이 XOR 연산을 signal로 정의하여 연산을 수행했다.3) 4bit Full Adder의 VHDL 소스 코드(주석문 포함)그림 4: 4bit Full Adder 소스 ... 전자기초디지털논리설계 10장 과제1. 실습 제목ModelSim을 이용한 VHDL 실습 과제2. 실습 목표: ModelSim을 이용하여 주어진 조건들을 만족하는 4bit full ... Adder를 동작하는 소스 코드그림 3: 1bit Full Adder 소스 코드: 과제 조건에서 1bit fulladder 설계시 XOR연산을 사용을 금지했으므로EXOR = XY +X

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  논리회로실험(VHDL 및 FPGA실습) 이론 및 실험결과 레포트

  [1] Adder & Subtracter 설계학번 / 이름:1. PurposeXilinx프로그램과 VHDL code를 이용해 기초적인 조합논리회로와 4 bit full adder ... & subtracter를 설계해 본다. 이를 통해 Xilinx프로그램과 VHDL code에 대해 익히고 4 bit full adder & subtracter의 작동원리에 대해 ... +yM:1 -> s=x-y 가 된다.이를 적용해 4비트 가/감산기를 설계하면 다음 그림과 같다.설계한 4 bit 가/감산기를 Xilinx에 VHDL code로 만들고 다음 예제를 적용

  리포트 | 53페이지 | 8,000원 | 등록일 2022.01.25 | 수정일 2022.02.08

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  논리회로설계 실험 기본게이트 설계

  과 Xilinx tool을 사용하여 VHDL언어를 통해 기본적인 논리회로인 AND OR 게이트의 논리회로를 설계하고 진리표를 통하여 각 기본 게이트들의 동작적 모델링과 자료 흐름 모델링 ... 하거나 회로의 문서화를 하는 경우에 좋다. 기술을 위해서 VHDL의 순차문이 Process문이 사용된다.2) 자료 흐름 모델링자료흐름 모델링은 자료의 흐름, 즉 , 신호 및 제어의 흐름 ... 을 나타낸다. 주로 부울대수, 함수, RTL또는 연산자(AND, OR 등)를 사용하여 입력으로부터 출력까지의 경로 표현을 위주로 한다. VHDL의 병행문을 사용하여 주로 표현

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  VHDL코드를 이용한 4비트 감가산기 구현

  해 출력⑤overflow가 발생시 LED D7에 불이 들어오고, underflow 시 D8에 불이 들어온다.결과VHDL CODE를 이용하여 소스를 구성하고 이를 Digcom v3.2 ... -설계 배경디지털 시스템 수업시간에 익힌 내용을 토대로 quartus로써 vhdl code를 작성하여 Digcom v3.2로써 3단스위치와 세그먼트를 이용한 4비트 감가산기를 구현하기 ... 에 구현을 하여 정상 작동하는지 확인 해보았다.비고이oo4비트 감가산기 설계1. 설계 목적- 디지털 시스템 수업시간에 익힌 내용을 이용하여 감가산기의 원리를 이해하고 VHDL c

  리포트 | 8페이지 | 1,000원 | 등록일 2020.05.19

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  [디지털 논리] AND, Not Gate를 이용한 4×10 Decoder을 이용하여 7-Segment 표시 Code 구현 과제 (소스 및 실행화면 포함)

  1. 문제개요AND, Not Gate를 이용한 4×10 Decoder을 이용하여, 7-Segment 표시 Code 구현VHDL로 작성한 소스1) AND, Not Gate를 이용

  리포트 | 6페이지 | 1,000원 | 등록일 2020.07.07

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  디지털설계 실습보고서

  디지털 시스템 설계실습보고서 7실습보고서 71. 소스코드library IEEE; //VHDL에서 사용할 라이브러리를 지정하는 명령어use ieee.std_logic_1164

  리포트 | 3페이지 | 1,000원 | 등록일 2021.12.28

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  논리회로설계실험_비교기,MUX,ALU 결과레포트

  =00101 xor 01100=0100170~80ns (s=111, NOT) : ｙ＝a -> y=not 00101=11010시뮬레이션 결과 연산이 잘 되었으므로 소스 코드가 제대로 작성 ... 와 프로시저 등 하나의 동작원리를 구현하기 위해서 많은 방법들을 익히게 되었다. 다른 것들은 익숙하나 함수나 프로시저를 vhdl에서 구현해보는 것은 처음이었다. 이 때 가장 눈여겨 본

  리포트 | 17페이지 | 2,500원 | 등록일 2021.10.09

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  논리회로실험) 7 segment 프로젝트 1 예비

  _{0}2) 소스코드동작적 표현자료 흐름 표현? 동작적 표현의 경우 if문을 사용하여 나올 수 있는 8개의 경우를 모두 입력하였다.? 자료 흐름 표현 또한 when ~ else문 ... _{2} =`D _{4} +D _{5} +D _{6} +D _{7}2) 소스코드동작적 표현자료 흐름 표현? 동작적 표현의 경우 case문을 사용하여 입력의 값이 어떠한 값일 때 ... 에 이상이 있다는 것을 알았지만, 어떤 게 문제인지 몰라 한참을 헤맸다. 그러다가 저번 수업 때 VHDL에서는 elseif가 아닌 elsif라는 것을 기억해 내어 가까스로 해결

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  논리회로실험 비교기와 MUX, ALU 결과보고서

  논리회로설계 실험 결과보고서 #5실험 5. 비교기와 MUX, ALU1. 실험 목표VHDL의 Subprogram으로서 함수와 프로시저를 사용하여 예비보고서에서 배운 4비트 ALU ... 01Y = A-B프로시저10Y = B-A프로시저11Y = “_____”2) 소스코드Function과 procedure를 사용한 ALU? signed 라이브러리를 추가하여 2의 보수 ... 가 입력되도록 하였고, 다음으로 음수와 음수가 입력되도록 마지막에는 양수와 음수가 되게 하였다. 또한 S의 값의 전체 주기인 400ns의 주기로 입력하였다. 이 숫자들이 소스코드

  리포트 | 5페이지 | 1,500원 | 등록일 2021.10.01

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  SoC 보고서 - 4.8051

  SoC 레포트-4차-[8051]제출일 :학 번 :이 름 :목 차1. 배경이론 ---------------------------------------- p.32. 소스코드 및 코드 ... 작성된 동작 파일을 넣어야 한다. 해당 파일은 C언어 컴파일러를 이용해서 hex형식으로 만들어져 있다.소스코드 내용은 처음에 read와 write를 선택할 수 있도록 한다 ... 의 SoC를 구현하는 것이다. 하지만 여기서는 MCU에RAM과ROM을 연결하고 연동하는 것만 진행했다. ROM에는 이미 작성된 hex파일을 넣어서 동작하도록 한다.8051 VHDL코드

  리포트 | 30페이지 | 2,500원 | 등록일 2021.09.23

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  ALU 8bit 설계 베릴로그

  은 값만 result값에 대입하는 기법으로 설계.그림 ㄱ.그림 ㄴ.8bit ALU 블록 다이어그램 및 mode값 수행 list테스트밴치 소스코드//------------------ ... 값을 출력하도록 함. A와 B값을 같게 주고 equ==1이 출력되는 것 까지 확인. 양수, 음수 모두 같이 검증하도록 함.ALU 소스코드//---------------------- ... : alu.v// Generated : Thu May 10 13:52:59 2018// From : interface description file// By : Itf2Vhdl

  리포트 | 36페이지 | 2,500원 | 등록일 2021.04.09

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  122. (전공_PT 주제) 반도체 디지털 회로설계 의 개념과 기술동향을 설명한 후, HDL 코딩에 관하여 설명하시오.

  를 들어, Verilog 또는 VHDL과 같은 HDL 언어의 구문과 규칙을 숙지하여 회로를 효과적으로 작성할 수 있어야 합니다.※ 학사 수준에서는 HDL 언어(예: Verilog ... , VHDL)의 기본 구문과 기능을 학습합니다. HDL을 사용하여 간단한 회로를 설계하고 시뮬레이션하는 방법을 배웁니다.(7) 저 전력 설계 지식반도체 디지털 회로 설계에서는 전력 ... 다이어그램을 작성하고 분석하는 방법을 연구합니다.H D L 코딩에 필요한 기술HDL 코딩 기술HDL 언어(예: Verilog, VHDL)을 사용하여 디지털 회로를 기술하는 기술

  자기소개서 | 8페이지 | 3,000원 | 등록일 2023.06.09 | 수정일 2024.06.05

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  가감산기 8bit addsub8 설계 베릴로그

  함으로써 overflow여부를 알 수 있게함.테스트밴치 소스코드//---------------------------------------------------------------- ... 소스코드 설명정상적인 출력결과(-128~+127)내는 연산 양수±음수, 양수±양수, 음수±양수, 음수±음수를 차례대로 먼저 검증하고, 그 이후 양수로 벗어난 범위와 음수로 벗어난 ... 취했으며 음수값이라는 것을 알 수 있음.모듈로 불러낸 전가산기 소스코드//----------------------------------------------------------

  리포트 | 18페이지 | 2,500원 | 등록일 2021.04.09

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  논리회로실험 반가산기 전가산기

  자일링스 프로그램을 사용하여 VHDL언어로 동작적, 자료흐름, 구조적 모델링, Schematic Design을 사용하여 방식을 이용하여 각 게이트를 설계하고 파형을 살펴본다.2 ... ) 소스 코드동작적 모델링자료 흐름 모델링구조적 모델링구조적 모델링 內 AND, XOR게이트AND 게이트XOR 게이트구조적 모델링에서의 AND게이트와 XOR게이트는 간편하게 자료흐름 ... 로 Schematic을 하였다.4) 테스트 벤치 코드우측에 있는 테스트벤치는 Schematic의 작동 소스이고 좌측에 있는 코드는 각 모델링 방법에 사용된 테스트 벤치이다. 이 두 개의 테스트 벤치

  리포트 | 5페이지 | 1,500원 | 등록일 2021.10.01

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  FSM 머신설계 베릴로그

  기 위해.아래와 같이 asim +access +r명령어로 read할 수 있게하고 검정색 네모박스를 다시 시뮬레이션 파형으로 갔다둠.소스코드 및 설명//----------------- ... 2Vhdl ver. 1.22////----------------------------------------------------------------------------

  리포트 | 17페이지 | 2,500원 | 등록일 2021.04.09

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  논리회로설계실험 라인트레이서 레포트

  논리회로설계 실험 설계프로젝트 보고서주제 : 라인트레이서 설계1. 설계 배경 및 목표1) 설계 배경지금까지 여러 VHDL표현 방식에 대해서 배우고 그에 따른 여러 조합회로와 순차 ... 회로를 설계하였다. 순차회로에서 설계한 분주기 설정, finite state machine 설계 등이 linetracer를 설계하는데 많이 사용될 수 있었다. 또한 VHDL로 작성 ... 을 발생시키게 된다. 아래쪽에 검은색으로 보이는 7개의 다이오드는 물체에서 반사된 빛을 받아들이는 수광센서이다.2) 소스 코드 및 설계과정선언부entity 부분에 3개의 입력 신호

  리포트 | 15페이지 | 7,000원 | 등록일 2021.10.09

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  4 to 2bit binary encoder 설계 베릴로그

  한 값도 고려하지 않고 모든 출력값 모두 0으로 내보냄.case,if,for문을 사용한 코드를 검증할 때 공통적으로 사용한테스트밴치 소스코드.//-------------------- ... ;#10 D=4'b1111; EI=0;endendmodule테스트밴치 소스코드 설명 :0111일땐 그대로 대입해서 검증하고, 나머지 x부분은 0과 1 모두 넣어서 모든 경우의 수 ... :39:18 2018// From : interface description file// By : Itf2Vhdl ver. 1.22////-----------------------

  리포트 | 18페이지 | 2,500원 | 등록일 2021.04.09

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  베릴로그 1-digit BCD counter 설계

  의 블록도를 가진 1-digit BCD Counter 코드를 아래와 같이 설계함.1-digit BCD Counter 소스코드inc연산일 땐 Q가 9일땐 Q를 0으로 설정하고 아니 ... : bcd.v// Generated : Thu May 31 13:28:46 2018// From : interface description file// By : Itf2Vhdl

  리포트 | 21페이지 | 2,500원 | 등록일 2021.04.09

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  논리회로설계실험 스탑와치(stopwatch) 레포트

  숫자를 표기하는 방법에 대하여 배울 수 있었다. 또한 이후의 실습을 통해 클록 분주기와 디바운싱 코드를 FPGA와 컴퓨터를 연결하여 소스코드를 직접 작동시켜 보았다. 지금까지 배웠 ... 던 모든 설계 실습을 총망라 할 수 있는 스톱워치를 설계한다.2) 설계 목표VHDL을 이용하여 스탑워치를 만든다. 클록 분주기를 이용하여 실제 분, 초, 1/100초에 가깝게 클록 ... 여 다른 주기를 가지는 또 다른 클록을 만들어 내는 것이다. 분주기를 설정해 주기위한 VHDL 코드에 대해서 알아본다. Count라는 variable을 범위를 설정하여 준다. 그 후

  리포트 | 13페이지 | 7,000원 | 등록일 2021.10.09

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  논리회로설계실험_디코더/엔코더 레포트

  를 VHDL에서 동작적 모델링과 자료흐름 모델링으로 설계한 후 시뮬레이션을 통해 확인한다.2. 실험 결과- 실험 1.2x4 디코더를 설계하시오.1) 진리표InputOutputA ... } =A _{1} prime `A _{0}Y _{2} =A _{1} `A _{0} `` prime Y _{3} =A _{1} A _{0}2) 소스 코드동작적 모델링 (if 문 사용 ... }000100001001010010100011Y _{1} =D _{2} +D _{3}Y _{0} =D _{1} +D _{3}2) 소스 코드동작적 모델링 (if 문 사용)동작적 모델링 (case 문

  리포트 | 12페이지 | 2,500원 | 등록일 2021.10.09

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