VLSI 설계 및 프로젝트 실습 (인하대학교 전자공학과) XOR, MUX Layout Simulation 결과 보고서

소개글

2015년도 VLSI 설계 및 프로젝트 실습 과목의 MUX, XOR Layout Simulation 결과 보고서입니다.

매 보고서마다 정말 많은 시간을 들여 작성했습니다.

목차

1. 실험목표
2. 실험과정
3. 회로 설계 방법
4. XOR, MUX Layout
5. NETLIST 작성 및 추출
6. HSPICE 시뮬레이션 결과
7. 시뮬레이션 결과 비교
8. 고찰

본문내용

1. 실험목표
이번 실험의 목표는 Magic Tool을 이용하여 XOR회로와 MUX회로의 Layout을 그려보고 Layout에서 기생소자를 추출하여 기생소자를 포함한 NETLIST와 직접 작성한 NETLIST를 HSPICE로 시뮬레이션하여 그 결과를 비교하는 것이다.

2. 실험과정
이번 실험은 크게 아래와 같은 단계로 진행되었다.
① 회로 설계 (NETLIST 직접 작성)
② HSPICE로 시뮬레이션
③ Magic tool을 이용한 Layout 생성
④ Layout을 추출하여 기생 소자 추출
⑤ Layout을 추출하여 얻은 NETLIST를 HSPICE로 시뮬레이션
⑥ 두 시뮬레이션의 결과 비교

<중 략>

앞서 설계한 회로도를 토대로 4 to 1 MUX를 설계하고 시뮬레이션을 하였다.
S1과 S2가 0과 1의 값을 모두 가지게 되어 총 4가지의 조합이 나오게 하였다.
S1과 S2의 조합에 따라 아래처럼 출력파형이 나오는 것을 확인할 수 있다.
S1 = 1 , S2 = 1인 경우에 출력 Y에 A의 파형(주기 160ns)이 나오는 것을 확인할 수 있다.
S1 = 0 , S2 = 1인 경우에 출력 Y에 B의 파형(주기 80ns)이 나오는 것을 확인할 수 있다.
S1 = 1 , S2 = 0인 경우에 출력 Y에 C의 파형(주기 40ns)이 나오는 것을 확인할 수 있다.
S1 = 0 , S2 = 0인 경우에 출력 Y에 D의 파형(주기 20ns)이 나오는 것을 확인할 수 있다.
2 to 1 MUX와 마찬가지로 처음에 시간 지연이 있는 것을 알 수 있다.

<중 략>

우선 XOR는 제대로 동작하는 것을 확인할 수 있었다. Layout 추출한 NETLIST를 시뮬레이션하였을 때 기생소자들로 인하여 논리가 변하는 지연시간이 길어지는 것을 확인할 수 있었다. 2 to 1 MUX의 경우는 S의 신호를 1과 0으로 변하게 하였는데, 1일 때 A가 출력되고, 2일 때 B가 출력되는 것을 확인할 수 있었다. 4 to 1 MUX의 경우는 S2와 S1의 조합을 11 10 01 00으로 하여 각각의 경우에 A, B, C, D가 출력되는 것을 확인할 수 있었다.

참고 자료

없음