[논리회로실험] 실험11. 디지털 클락

목차

1. Introduction
2. Design
3. Conclusion
4. Evaluation
5. Reference

본문내용

Introduction

이번 실험에서는 VHDL을 이용하여 간단한 디지털 시계를 설계한다. 알람이나 타이머 같은 기능은 없이 순수하게 시간의 흐름만 확인할 수 있는 시계이다. 시계는 7-segment display를 통해 확인한다. 추가적으로 LCD창을 통해서도 확인해본다. 이번 실험을 통해서 분주회로에 대해 복습하고, 간단한 순차회로 설계에 대해 학습할 수 있다. 그리고 7-segment를 통해 원하는 값을 출력하는 법을 배울 수 있다. 마지막으로 추가 문제를 해결하면서 지난 시간에 이어 LCD창에 원하는 문자열을 출력하는 법을 학습할 수 있다.

Design

① Describe what your circuit does

이번에 설계할 회로를 통해 디지털 시계를 설계하고 설계한 결과를 7-segment에 출력하게 된다. 이번에 설계할 시계는 시간의 흐름에 따라 1초씩 증가하는 시계이다. 즉, 우리가 흔히 보는 시계이다. 1초가 60번이 지나면 1분이 되고, 1분이 60번이 지나면 1시간이 되는 그런 시계이다. 당연히 초와 분은 60번이 지나면 0으로 초기화된다. 따로 시간을 정해주는 기능은 없고, reset을 시키면 12시 58분 20초로 초기화된다. 그리고 시간을 7-segment로 출력한다. 이번 회로를 이해하기 위해서는 '분주회로'와 '7-segment'에 대해 알아야 한다.

참고자료

· 수업자료 - 14_VHDL을+이용한+디지털+시계+설계.pdf / 김종태 교수님
· 수업자료 - 보고서 양식 및 기술내용.pdf / 김종태 교수님
· Digital Systems Design Using VHDL / Charles H. Roth / THOMSON