"clock" 검색결과 1-20 / 20,827건

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  내적 시간 모형(internal clock model) 국외 논문 요약 발표자료(PPT)

  Internal clock modelTime perception Time seems to fly when we are happy . Time seems to speed up, s ... are bored . Despite putative internal clock mechanism, humans sometimes have strange impressions of ... ( Bschor et al., 2004)Internal clock models (Gibbon et al., 1984; Shihoko Hideaki, 2016) When

  리포트 | 29페이지 | 3,000원 | 등록일 2024.07.18

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  Pintos Project 1 final report - Alarm clock, Priority Scheduling, Advanced Scheduling

  1. alarm clock1.1. implementation기존의 busy-waiting 방식을 sleep/wake-up 방식으로 변경하는 것은 시스템 자원을 효율적으로 사용

  리포트 | 32페이지 | 25,000원 | 등록일 2024.06.10

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  영미시 레포트(Annabel Lee, Stop all the clocks, cut off the telephone, One Art)

  영미시-Edgar Allan Poe, W. H. Auden, Elizabeth Bishop-1. 시대 배경유럽을 중심으로 한 제1차 세계대전은 1914년부터 1918년까지 전개되었다. 미국에서는 음주로 인한 사회문제를 줄이고 음주 산업의 부패를 막기 위해 1920년부터..

  리포트 | 4페이지 | 2,000원 | 등록일 2022.01.29 | 수정일 2022.08.22

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  광전자공학 5주차 보고서_PCLK (pixel clock)과 Raw image

  광전자공학실험5주차 보고서 과제4K resolution을 60Hz로 progressive 방식으로 scan할 때 필요한 PCLK (pixel clock)의 진동수는?4K ... Scan할 때 필요한 Pixel clock의 진동수는 다음과 같다.4K 이미지를 rgb24로 저장할 때와 rgb565로 저장할 때의 데이터 용량 비교. SD 카드 속도가 30MB/s일 ... B%A4%EC%9D%B4%EB%82%B4%EB%AF%B9_%EB%A0%88%EC%9D%B8%EC%A7%80_%EB%A0%8C%EB%8D%94%EB%A7%81" https://ko

  리포트 | 2페이지 | 1,000원 | 등록일 2021.03.08

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  Pintos Project 1 한국어 설명서 (design report) - Alarm clock, Priority Scheduling, Advanced Scheduling

  0.1. threadpintos에서는 thread creation과 thread completion, Round-Robin 방식의 thread switching(simple sc

  리포트 | 38페이지 | 15,000원 | 등록일 2024.06.15

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  Investigation of bacterial starter culture contamination. 스타터 컬쳐(락토바실러스)의 오염물을 확인하는 실험에 관한 보고서

  microorganisms such as bacteria, yeast, and fungi are consumed all over the world. Culturing bacterial or ... fungal strains to help start this fermentation process is called starter culture (Elhadi & Adam, 2022 ... ). Starter culture is used to make the flavour or texture of fermented food in a way that consumers

  리포트 | 11페이지 | 1,000원 | 등록일 2022.11.09

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  경제발전과 지리와의 상관관계/육지로 둘러싸인 지리적 약점을 극복하기 위한 라오스의 도전과제 (Lao DPRs challenge to leap over land-locked weakness)

  Development and Geography: Lao DPR’s challenge to leap over land-locked ... Philippines. Of these, Lao PDR(Laos) is the only Land-lock country where five countries surround all sides of ... of logistics servicesThe overall participation of land-locked countries in the global economy tends

  리포트 | 6페이지 | 2,000원 | 등록일 2023.04.13 | 수정일 2023.11.07

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  digital clock 설계

  결 과 보 고 서7주차digital clock 설계분반 :성명 :학번 :실험일:1. 실험 결과저번 실험과 마찬가지로 digital clock을 설계하는데 이번 실험 ... 은 PlanAhead, XPS, SDK를 이용해서 설계한다.① XPSport 설정② PlanAhead③ SDKdigital clock debug 화면2. 보드 동작 사진처음에 아무것도 설정하지

  리포트 | 5페이지 | 1,000원 | 등록일 2015.03.13

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  디지털시계,digital clock 프로젝트

  xF.0과 P3.1을 읽어 동작모드 결정if (c == 3) { // P3.1 = 1, P3.0 = 1clock_mode();// 시계모드}if (c == 2) {// P3.1 ... 된다. 점퍼는 GND와 연결되어 있으므로 점퍼 캡을 끼우면 P3.0과 P3.1은 0으로 인식된다.1: P3.1 = 1, P3.0 = 1 - clock_mode2: P3.1 = 1, P ... ounter_mode3.1.1. clock_modeP3.4는 시 단위 설정, P3.5는 분 단위를 설정한다. 알람은 다음과 같이 설정한다. P3.2를 눌러 알람 설정 모드로 진입

  리포트 | 20페이지 | 1,500원 | 등록일 2017.04.02

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  Design of a ‘InGaAsP Multi Quantum Wells Laser Diode’ and ‘10Gbps clock and data recovery’ circuit Pspice

  Laser Diode’ and ‘10Gbps clock and data recovery’ circuit)지도교수 :학 과 :학 번 :성 명 :차 례그림차례Ⅲ표차례Ⅴ국문요약 ... 82.2.2 LD PSPICE Circuit 9제 3 장 10Gbps clock and data recovery103.1 클럭 / 데이터 복원회로(CDR)103.1.1 위상 동기 ... Parameter2.1.2 LD PSPICE Circuit(외부회로구조)그림 2.11 LD 외부회로구조(내부회로구조)그림 2.12 LD 내부회로구조제 3 장 10Gbps clock

  논문 | 43페이지 | 3,500원 | 등록일 2019.01.23 | 수정일 2019.01.25

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  디지털시계 프로젝트, digital clock 프로젝트

  를 흘려줄 수 있었다.③ 7-segment(common-anode type)7세그먼트 LED에 데이터를 표시하는 방법은 크게 스태틱 구동 방식과 다이나믹 구동 방식이 있는데 여기 ... RegulatorMC7805CT는 작동범위가 5~18V, output current는 1A인 3-PIN voltage regulator이다. 78뒤에 있는 숫자는 output voltage를 의미 ... (recommended operating conditions)가 Vcc = 2V~6V 이기 때문에 적절한 출력을 줄 수 있다. 프로젝트상 전원부에는 9V가 입력된다. 레귤레이터로 변환 없이

  리포트 | 34페이지 | 1,500원 | 등록일 2017.04.02

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  mr alarm clock

  ppt테마 | 4페이지 | 무료 | 등록일 2013.11.05

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  디지털논리회로실험(Verilog HDL) - Real-time clock, counter

  et cnt=1.2 ^{nd} event : set cnt=0.-Then, multiply counted clock cycles by clock period to determine ... ” becoming 1, set cnt=1. set cnt=0 when “b”=1-If clock is 1 kHz(period is 1ms), then time is C * 0.001s ... ? Timers? Pulses output at user-specified timer interval when enabled-“Ticks” like a clock-Interval

  리포트 | 8페이지 | 1,000원 | 등록일 2019.08.29

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  논리회로실험 2014 Digital clock

  1. Purpose 1) 4MHz의 오실레이터 clock을 분주하여, 시, 분, 초를 나타내는 디지털 시계를 설계한다.2) RoV-Lab 3000을 이용하여 회로 설계를 검증 ... 한다.2. Background이번 실험은 4MHz의 오실레이터 clock을 분주하여, 디지털 시계를 설계하고 RoV-Lab 3000을 이용하여 설계한 회로를 검증하는 것이 목적이 ... ;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; entity digital_clock isport( rst_n : in

  리포트 | 11페이지 | 1,000원 | 등록일 2014.11.05

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  Quartus digital clock project 쿼터스 디지털 시계 프로젝트 A+

  디지털 회로 설계 실험 수업에서 A+ 받은 자료입니다.쿼터스로 디지털 시계 설계했고 모델심으로 확인도 가능합니다.한학기동안 진행했던 프로젝트로 DE2 보드에서 정확히 돌아갑니다.편한 한학기 보내시길 바랍니다.

  리포트 | 10,000원 | 등록일 2017.06.12 | 수정일 2021.04.22

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  digital clock design(결과)

  실험 결과 보고서1. Experiment Result- Verilog Codemodule digital_clock(Clk, AP, Reset, H, M, S, H0, H1, M0 ... lock is a crystal oscillator that has 1MHz. Because it has 1MHz frequency, we must convert 1Hz to ... . In the digital clock, each digit's representation is limited. In other words, H1 is limited from 0

  리포트 | 10페이지 | 1,000원 | 등록일 2011.07.09

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  digital clock design(예비)

  ② Think about problems that cause the errors in digital clock and find ways to solve them. In our ... digital clock. In a network based on packet switching, transmission delay (or store-and-forward ... design progress, transmission delay and propagation delay are the problems that cause the errors in

  리포트 | 9페이지 | 1,000원 | 등록일 2011.07.09

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  디지털실험 10 예비 4-Phase clock

  디지털 실험 예비보고서실험 10. 4-Phase clock실험 목적1. 비중첩 클럭펄스를 발생시키기 위해 ‘139의 사용법을 익힌다.2. ‘139를 사용하여 발생된 클럭파형 ... 의 레벨로 되는 것을 피해야 하는 주의가 필요하다. 따라서 양의 펄스는 비중첩된다고 말한다.4상 클럭(4-phase clock)이 실험에서 4상 클럭은 3종류의 IC를 연결하여 구성 ... 한다면 세그먼트의 숫자가 계속 바뀔 것이고 클락 주기를 늘리면 더 천천히 바뀔 것이다.2. Clock 발생기의 동작원리를 기술하시오.clock이란 디지털 소자들의 동기화에 사용되는 일련

  리포트 | 4페이지 | 1,000원 | 등록일 2014.09.30

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  디지털실험 - 실험 10. 4-Phase clock 발생기 예비

  *예비보고서*8주차실험 10. 4-Phase clock 발생기조13조1. 실험 이론- 목 적1) 비중첩 클럭펄스를 발생시키기 위해 74139의 사용방법을 익힌다.2) 74139 ... . 그러나 동시에 두 개의 파형이 양의 레벨로 되는 것을 피해야 하는 주의가 필요하다. 따라서 양의 펄스는 비중첩 된다고 말한다.4상 클럭(4-phase clock)이 실험에서 4상 ... _{1}phi _{2} 2-phase clock; nonoverlapping2. 실험 방법1) 그림처럼 회로를 만들고, 클럽입력(CLK)에 구형파를 인가하라. 오실로스코프를 플립플롭

  리포트 | 7페이지 | 1,500원 | 등록일 2017.04.02

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  디지털실험 - 실험 10. 4-Phase clock 발생기 결과

  *결과보고서*9주차실험 10. 4-Phase clock 발생기조13조QA, QB 출력CLK, QA 출력은 SN7476, SN7404, SN74139 소자들을 이용하여 회로를 구성 ... 하고, 클럭(CLK)입력에 구형파를 인가하여 QA와 QB를 출력하는 4상 클럭(4-phase clock)회로를 구성하는 실험이었다. 먼저 QA와 QB는 Y0, Y1, Y2, Y3 ... 실험과는 달리 3상 클럭(3-phase clock)회로를 구성하여 파형을 측정하는 실험이었다. 3상클럭은 4상클럭과 달리 클럭이 3번 High가 입력될 동안 2개의 출력파형이 번갈

  리포트 | 1,500원 | 등록일 2017.04.02

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