시계 VHDL 소스 및 블록

*혁*

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최초 등록일: 2010.05.10
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시계 VHDL의 기초적인 소스와 블록, 파형이 그려져 있다

본문내용

★ cnt_1 source ( 초 ) ★

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity cnt_1 is
port (clk : in std_logic;
sec : out std_logic_vector (5 downto 0);
s_carry_sec : out std_logic
);
end cnt_1;

architecture a_cnt_1 of cnt_1 is

begin
process (clk)
variable v_sec_59 : std_logic_vector (5 downto 0);
begin
if (clk`event and clk = `1`) then
if (v_sec_59 = "111010") then
v_sec_59 := v_sec_59 + `1`;
s_carry_sec <= `1`;
elsif (v_sec_59 = "111011") then
v_sec_59 := "000000";
s_carry_sec <= `0`;
else v_sec_59 := v_sec_59 + `1`;
s_carry_sec <= `0`;
end if;
end if;
sec <= v_sec_59;
end process;
end a_cnt_1;

★ cnt_2 source ( 분 ) ★

library ieee;
use ieee.std_logic_1164.all;

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