"vhdl소스" 검색결과 1-20 / 280건

• 

  키보드로 움직이는 VHDL 로봇팔 제안서,최종보고서,설계포트폴리오,소스코드[DE0보드 사용]

  3. 연구개발 내용 및 범위 먼저, 로봇의 기구부는 알류미늄, 아크릴, 포맥스 등의 작품을 완성하였을 시 내구성이 보장될 수 있도록 강도가 보장되지만 동시에 제작에 용이한 재질을 선택하여 로봇팔의 기구부를 설계한다. 몇가지 재질을 접해본 결과 ‘포맥스’라고 불리는 재..

  리포트 | 25페이지 | 10,000원 | 등록일 2021.02.19 | 수정일 2021.03.04

  다운로드 장바구니
• 

  VHDL 자판기소스

  저희 이 작품으로 A+ 맞았구요^^교수님이 정말 재미난 기능들로 연동을 하여 매우 흡족하셨습니다.핀번호는 폴더안에 다 들어있구요 주석 하나하나 다 달아놓았습니다.모르시는 부분이 있으시면 연락 주시면 친절히 대답해드리겠습니다~기능 설명을 하면은DotMatrix, Text..

  리포트 | 6,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  VHDL을 이용한 LED 제어 소스코드

  Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity term_project isport(clk : in std_logic; S..

  리포트 | 3페이지 | 1,000원 | 등록일 2016.07.18

  다운로드 장바구니
• 

  VHDL updowncounter소스,시뮬레이션,설명

  3 BIT_UPDOWN COUNTER WITH SYNCHRONUS RESET VHDLcontents1bit_dff Source In put : clk , reset, d Out put : q IF SYNCHRONUS RESET 은 clock 의 positive edge..

  리포트 | 9페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  VHDL DFF소스,시뮬레이션,설명

  가 발생 , 값 ‘1’ = postive edge = 출력값은 입력값이 출력DFF_tb (test bench) Source 앞에서 만든 DFF 소스를 끌어들인다 . 테스트

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  VHDL 디지털 시계(소스,시뮬레이션,설명)

  d gital clock 2vIndex Clk_div Dclk_2v Bcd_seg dclk waveformclok div Generic 을 이용하여 n 을 99 로 정의한다 입력 : clkin 출력 : clkout Clkin 에 의해서 clkout 값이 영향 받음 Cl..

  리포트 | 16페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  VHDL 4bit-fulladder소스,시뮬레이션,설명

  4- BIT FULL ADDER VHDLcontents1bit-Fulladder source 1bit_fulladder Design name = fadder x, y,z = input s, c = out put s = x ⊕ y ⊕ z c = xy + yz + xz4b..

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  시계 VHDL 소스 및 블록

  ★ cnt_1 source ( 초 ) ★library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_1 is port (clk : in std_logic; sec :..

  리포트 | 5페이지 | 3,500원 | 등록일 2010.05.10 | 수정일 2016.01.11

  다운로드 장바구니
• 

  VHDL - Digital Watch 소스. 정상 동작 확인. A+

  디지털 설계 , 콤보2 장비를 사용했습니다. vhdl 프로그램 소스입니다.VHDL - Digital Watch 소스 입니다. 메인시계, 스탑워치, 알람설정, 시간설정, Dot

  리포트 | 55페이지 | 3,000원 | 등록일 2014.12.30 | 수정일 2016.05.24

  다운로드 장바구니
• 

  VHDL 디지털시계 최종보고서 시뮬레이션(소스 포함)

  VHDL- 디지털 시계-Term PROJECT5조200##### ###※ 목차 ※1. 작품 선정동기 및 개발 목적/목표2. 개발내용- 소스코드- 시뮬레이션1. 작품 선정동기 및 ... 을 완벽히 소화시키기에는 짧은 시간이라고 생각했습니다. 그래서 1학기때 많이 보고 경험했던 디지털시계로 의견이 모아졌습니다.이미 한 번 쯤은 경험해 보았지만 처음으로 배운 VHDL ... 에서 간단한 칩으로만 만들었던 회로를 VHDL 방식으로 변환시켜 그것을 응용함으로써 더욱 완벽히 VHDL에 대한 것을 알아 가기 위해 선정을 하게 되었습니다.조원들의 의견을 종합

  리포트 | 15페이지 | 1,500원 | 등록일 2013.01.26 | 수정일 2023.03.08

  다운로드 장바구니
• 

  VHDL and, or xor 등 모든 게이트 (소스코드+ 결과 첨부)

  ? VHDL과 결과 비교1. and gateand gate VHDL 구문 and gate 결과2. nand gatenand gate VHDL 구문 nand gate 결과3 ... . nor gatenor gate VHDL 구문 nor gate 결과4. not gatenot gate VHDL 구문 not gate 결과5. or gateor gate VHDL 구문 ... or gate 결과6. xor gatexor gate VHDL 구문 xor gate 결과7. xnor gatexnor gate VHDL 구문 xnor gate 결과실험결과)VHDL

  리포트 | 3페이지 | 1,500원 | 등록일 2014.12.11

  다운로드 장바구니
• 

  VHDL 코딩 소스 반가산기 예비보고서 디지털시스템 설계

  1. 활동목적이 장에서는 VHDL을 이용하여 반가산기를 설계하고 시뮬레이션에 대하여 좀 더 상세히 공부하도록 한다.2. 설명1) 가산기가산기에는 두 개의 이진수(BIT)를 더하

  리포트 | 3페이지 | 1,000원 | 등록일 2014.10.15

  다운로드 장바구니
• 

  VHDL을 이용한 Linetracer설계(소스첨부)

  Digital DesignProject -Design of Linetracer-◎Design specification1) Decide four direction with three direction sensor.2) If forward sensor sensed, the..

  리포트 | 8페이지 | 1,500원 | 등록일 2009.12.01

  다운로드 장바구니
• 

  Verilog와 VHDL을 최상위 설계 소스 코드를 입력으로 한 디폴트 테스트벤치 소스 코드 템플릿 생성 프로그램 소스

  Verilog 1995와2001와 VHDL포트 목록으로 선언된 설계 소스 코드을 읽어 들여서 초기화된 verilog 테스트 벤치 코드로 변환 해주는 프로그램.목차1.소스 코드2.프로그램 실행 화면3.실행 프로그램

  리포트 | 5,000원 | 등록일 2012.12.26 | 수정일 2014.04.10

  다운로드 장바구니
• 

  vhdl을 이용한 frequency divide 소스(tb포함)

  library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity tb_frqdiv isend tb_frqdiv;architecture TB_frqdiv of tb_frqdiv is consta..

  리포트 | 2페이지 | 1,000원 | 등록일 2010.04.07

  다운로드 장바구니
• 

  VHDL을 구현한 자동판매기 소스

  이 자동판매기 소스는 커피, 코카콜라, 오렌지 쥬스 그리고 녹차를 판매하는 자동판매기 설계하였습니다. 10원, 50원, 100원, 500원 짜리 동전 입력이 버튼 스위치를 통해

  리포트 | 5,000원 | 등록일 2008.01.15

  다운로드 장바구니
• 

  vhdl을 이용한 tri state설계 소스

  library IEEE;use IEEE.std_logic_1164.all;entity tri_sel is port( sel,input :in std_logic; output:out std_logic);end tri_sel;architecture test of tr..

  리포트 | 2페이지 | 1,000원 | 등록일 2010.04.07

  다운로드 장바구니
• 

  VHDL을 이용한 ALU설계(소스코드포함)

  Digital designProject -Design of ALU-◎Theory- ALU(Arithmetic and Logical Unit) -중앙처리장치 가운데 연산을 수행하는 부분을 ALU라고 한다. ALU(Arithmetic and Logical Unit)는 산술..

  리포트 | 9페이지 | 1,500원 | 등록일 2009.12.01

  다운로드 장바구니
• 

  VHDL 계산기 소스코드 및 보고서

  & Results1) VHDL source주석문은 vhdl문 내부에서 한글로 선언시 에러 및 글자 깨짐현상이 있어서 서툴지만 영어로 작성하였습니다.calculator.vhd -LCD모듈과 계산

  리포트 | 16페이지 | 4,000원 | 등록일 2010.07.09

  다운로드 장바구니
• 

  VHDL 코딩 소스 가산기 + 반가산기 결과보고서 디지털시스템 설계

  1. 활동목적이 장에서는 VHDL을 이용하여 반가산기를 설계하고 시뮬레이션에 대하여 좀 더 상세히 공부하도록 한다.2. 설명1) 가산기가산기에는 두 개의 이진수(BIT)를 더하 ... Carrier=AB 반가산기 Sum, Carrier의 카노맵3. 활동내용1) 소스코드- 반가산기 Bit 파일 생성- 전가산기 Bit 파일 생성- 반가산기 Test Bench- 전가산기

  리포트 | 6페이지 | 1,500원 | 등록일 2014.10.15

  다운로드 장바구니