"FPGA" 검색결과 1-20 / 975건

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  fpga bcdconverter

  Lab3.Homework1. encoderVerilog Code / 주석RTL MapSynthesis ReportLUT : 6USEDIOB : 11USEDTest Bench CodeSimulation Result다음과 같은 결과가 나왔다.Discussion. - Ver..

  리포트 | 20페이지 | 2,000원 | 등록일 2021.05.05

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  VHDL를 이용한 FPGA설계

  작년 말 비트코인 광풍으로 한국은 몸살을 앓았다.학생 직장인 너나 할거 없이 대부분 뛰어들었으며 빨리 시작한 사람들은 돈을 땄겠지만 그렇지 못하고 돈을 잃은 사람도 훨신 많기에 이러한 도박성을 가진 가상화폐의 경각심을 알리기위해 제작하게 되었다.

  리포트 | 16페이지 | 2,000원 | 등록일 2021.09.26

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  인하대 FPGA 실습

  #0ns초기 값으로 CLK=1, RESET=0, IN=0 으로 시작한다. CLK=1로 시작했기 때문에 posedge로 인식된 것 같다. RESET=0의 영향으로 모든 D-F/F들의 출력이 리셋 되어 0이 된 것을 확인 할 수 있다. (0000(2) 출력 앞에서부터 Q1..

  리포트 | 2페이지 | 20,000원 | 등록일 2022.09.09

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  FPGA [ ROM & RAM ]

  파형에 대한 토의"0000000001" => seg_decode := "1000000";"0000000010" => seg_decode := "1111001";"0000000100" => seg_decode := "0100100";코드에서 "0000000001"의 의미..

  리포트 | 10페이지 | 1,500원 | 등록일 2020.10.22 | 수정일 2021.04.15

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  테크플렉스 FPGA RTL 엔지니어 최종 합격 자기소개서(자소서)

  1. 직무 관련 경험 기술RTL 설계 엔지니어는 회로에 대한 이해를 바탕으로 목표 애플리케이션에 최적화된 설계 역량이 필요합니다. 저는 이를 위해 다음과 같은 경험을 쌓아왔습니다.첫째, 직무 수행에 필요한 전공 지식을 갖췄습니다. 전자회로1,2, 집적회로, 디지털논리회..

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.17

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  인하대 FPGA 중간고사 코딩

  양수*양수를 테스트 해 본 결과이다. 피승수는 51, 승수는 102를 넣었다. #30ns(S0)를 보면 st신호가 들어온다. 따라서 A_ACC에 0, B_reg에 {승수, 0}, C_reg 피승수가 로드 되고, 카운터가 000으로 초기화되고, 스테이트가 다음 스테이트인..

  시험자료 | 9페이지 | 20,000원 | 등록일 2022.09.09

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  FPGA 카운터 & 상태머신

  파형에 대한 토의리셋일 ‘1’인 상태이면 s0이 되고 출력이 “000”이 되며 클락이 상승에지일 때 입력x가 ‘1’이면 s1이 되고 출력값은 “001”이 되며 s1인 상태에서 입력x가 0이 되면..파형에 대한 토의리셋값이 0일 때 s0이 되고 입력값에 따라서 이 전의 ..

  리포트 | 9페이지 | 1,500원 | 등록일 2020.10.22 | 수정일 2021.04.15

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  FPGA [package & function & procedure]

  1. architecture선언부procedure을 architecture선언부, 즉 architecture와 begin 사이에 선언하였다. min, max, same이 variable로 선언되어야 하므로 variable를 사용하였고 procedure 출력을 if-el..

  리포트 | 8페이지 | 1,500원 | 등록일 2020.10.22 | 수정일 2021.04.15

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  FPGA구조와 ASIC 설계 방법 실험 레포트

  예비 레포트- 실험날짜 : 2018년 11월 27일- 실험주제 : FPGA구조와 ASIC 설계 방법- 예비이론• FPGA & ASIC 정의FPGA(Field ... 기능의 조합 기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍할 수 있다. 대부분의 FPGA는 프로그래밍가능 논리 요소 (FPGA 식으로는 논리 블록이라고도 함)에 간단 ... 용도의 집적 회로의 총칭이다. 디지털 회로가 일반적이었지만 1990년대 후반부터 아날로그 회로도 제작하게 되었다. 주로 양산되는 제품에 사용된다.• FPGA 구조 및 특성일반적인

  리포트 | 4페이지 | 2,500원 | 등록일 2021.11.08

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  FPGA [component & generate & generic ]

  [실습 과제 : 1bit full adder 를 component로 이용해서 4bit adder를 설계]먼저 이 코드를 완성시키기 위해서는 or게이트와 half-adder(반가산기)를 먼저 설계해서 1bit 전가산기(fulladder)를 완성 시키고 나서 1bit 전가..

  리포트 | 5페이지 | 1,500원 | 등록일 2020.10.22 | 수정일 2021.04.15

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  FPGA보드, verilog를 이용한 piezo 피아노 코드

  있습니다. 안 될 수도 있습니다.instruction 파일에 간단한 설명을 적어놓았으니 확인하세요.키패드 입력시 piezo에서 음이 나오고 옥타브를 조절할 수 있으며, FPGA보드

  리포트 | 2,000원 | 등록일 2020.12.22 | 수정일 2021.12.13

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  Verilog Basic, FPGA, 시프트 레지스터 카운터 결과레포트

  Verilog Basic, FPGA시프트 레지스터 카운터결과레포트1. 실험 제목1) Verilog Basic, FPGA2) 시프트 레지스터 카운터2. 실험 결과1) Ring c ... imulation 결과3. FPGA보드 사진1) Ring counter2) Johnson counter4. 실험 고찰이번 실험은 FPGA 보드와 Verilog를 이용하여 Ring counter

  리포트 | 6페이지 | 1,000원 | 등록일 2022.11.06

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  Verilog Basic, FPGA, 시프트 레지스터 카운터 예비레포트

  Verilog Basic, FPGA시프트 레지스터 카운터예비레포트1. 실험 제목1) Verilog Basic, FPGA2) 시프트 레지스터 카운터2. 관련 이론1) Verilog ... Basic, FPGA- Verilog의 구조(1) 시작부분 module의 선언module은 Verilog에서 기본 설계 단위이며 이를 통해 다른 모듈을 포함하는 계층적 구성을 할

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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  VHDL를 이용한 FPGA설계 레포트코드해석본

  FINAL TERM PROJECTReporting date2018.06.22Major전자공학과Subject디지털시스템설계실습VHDLStudent ID5Professor/ㅓㅏ=교수님Name0INDEX1. 개미의 하루 의 정의 및 설계 ····················..

  리포트 | 25페이지 | 2,000원 | 등록일 2021.09.26

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  FPGA 실습 보고서 (Digital Systems Design Using Verilog)

  FPGA 2주차 실습 보고서실습이론FA(fulladder) : 입력 a,b와 carry in을 받아서 덧셈을 하여 carry out 과 sum을 내보내는 것MUX

  리포트 | 15페이지 | 2,000원 | 등록일 2020.03.12 | 수정일 2020.03.14

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  인하대 fpga 5주차 moore, mealy 보고서

  fpga 5주차 보고서예제1. Moore Machine1.code2.RTL MAP3.test bench4.동작 확인예제2. Mealy Machine1.code2.RTL Map3

  리포트 | 16페이지 | 3,000원 | 등록일 2020.07.07

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  인하대 fpga 2주차 full adder 보고서

  fulladder코드.module fulladder( //fulladder라는 이름의 module을 생성할것이다.output sum, // module의 output은 각각 sum, c_out이고output c_out,input a,input b,input c_in /..

  리포트 | 5페이지 | 3,000원 | 등록일 2020.07.07

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  인하대 fpga 3주차 먹스, 디코더보고서

  LAB2.2to1 MUXmodule a2to1 MUX(input a,input b,input sel,output reg out); /*모듈이름은 a2to1 MUX이고 각각 인풋 아웃풋들을 선언하였다.always @(sel, a,b) // sel a b중 아무거나 값이 ..

  리포트 | 10페이지 | 3,000원 | 등록일 2020.07.07

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  FPGA DE2보드실습 [nand게이트 & buffer회로]

  토의입력 abc가 ‘0’일 때 출력 y가 ‘1’값이 나오는 nand게이트이 다. nand게이트에 특성에 따라 입력값이 모두 ‘1’인 경우에만 출력값이 ‘0’이출력된다.DE2사진에서 보다시피 a값이 ’0’이고 b와c의 값이 ‘1’인 경우 에 출력값이 1일 때 불..

  리포트 | 5페이지 | 1,500원 | 등록일 2020.10.22 | 수정일 2021.04.15

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  FPGA test comp compp process 자료흐름적표현

  test1test1 코드 사진과 파형에 관한 사진들이다.test1 회로는 A 와 B가 입력으로 들어가서 출력 Y로 나오는 회로이며 or 게이트를 사용해서 Y값을 출력하는 회로이다. 파형에서 맨 앞쪽 파형을 봤을 때 A(0)B(0)은 Y(0)이고 두 번째 A(1)B(0)..

  리포트 | 7페이지 | 1,500원 | 등록일 2020.10.22 | 수정일 2021.04.15

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