"중앙대학교 아날로그 설계실습" 검색결과 1-20 / 402건

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  [예비보고서]중앙대학교 아날로그및디지털회로설계실습 카운터 설계

  11-1. 실습 목적JK Flip Flop을 이용한 동기식, 비동기식 카운터를 설계해 보고 리셋 기능을 이용하여 임의의 진수의 카운터를 제작할 수 있는 능력을 배양한다. 또한 ... chattering 방지 회로에 대하여 학습한다.11-2. 실습 준비물부품JK Flip Flop 74HC73 : 4개NAND gate 74HC00 : 4개NOR gate 74HC02

  리포트 | 4페이지 | 1,000원 | 등록일 2023.06.23

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  [A+]중앙대학교 아날로그및디지털회로설계실습 카운터 설계 과제

  Chattering을 방지한다는 것은 유접점 스위치에서 생기는 아래 그림과 같은 noise(노이즈)를 방지한다 라는 것이다.위 그림에서 보면 스위치를 ON, OFF 시킬 때 전압이 상승, 하강하는 잡음을 볼 수 있다. 일반적으로는 오실로스코프로 관측해야 보인다. 이러한..

  리포트 | 3페이지 | 1,000원 | 등록일 2021.09.02

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  [A+]중앙대학교 아날로그및디지털회로설계실습 Stopwatch 설계 과제

  위 표를 보면, 16분주 회로가 16진수의 수를 어떻게 만들어 내는지, 이를 10진수의 카운터로 바꿀 수 있는 방법을 소개하고 있다. 자세히 보면, 10진수가 되려면 10이 되는 시점에서 0으로 수가 넘어가야 한다. 그래서 도표를 자세히 보면 4번 LED인 QD와 2번..

  리포트 | 2페이지 | 1,000원 | 등록일 2021.09.02

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  [결과보고서]중앙대학교 아날로그및디지털회로설계실습 신호 발생기

  실습 내용 및 분석4-4-1 설계한 Wien bridge oscillator 구현(A) 계획서의 4-3-1에서 설계한 대로, 그림 4-1에 주어진 Wien bridge 발진기를 제작하시오.이 때 Op-amp는 ±  전압을 공급하시오. ... 요약: 이번 실험은 Wien bridge 신호발생기를 설계 제작, 측정하였다. 예비보고서에서 발진 주파수 = 1.63 kHz, Loop gain이   = 1을 갖기 위한 ... 증폭기 이득   = 3을 갖도록 설계하였다.        을 통해  = 2를 중심으로 이득을 변화시키면서 파형을 관찰하였다. 첫 번째 실험

  리포트 | 7페이지 | 1,000원 | 등록일 2023.06.23

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  [예비보고서]중앙대학교 아날로그및디지털회로설계실습 논리함수와 게이트

  : 다수7-3. 설계실습 계획서7-3-1 XNOR 게이트 설계 및 특성 분석(A) AND, OR, NOT 게이트를 사용하여 NAND, NOR, XOR 게이트의 기능을 갖는 회로도 ... 7-1. 실습 목적여러 종류의 게이트의 기능을 측정하여 실험적으로 이해한다.7-2. 실습 준비물부품스위치 : 2개AND gate 74HC08 : 2개OR gate 74HC32 ... 를 그리고, XNOR (Excllulsive NOR)의 진리표를 사용하여 AND, OR, NOT 게이트로 XNOR의 회로도를 설계한다.Ans.1. NAND 게이트첫 번째로 NAND

  리포트 | 8페이지 | 1,000원 | 등록일 2023.06.23

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  중앙대학교 아날로그및디지털회로설계실습 설계실습 12. Stopwatch 설계 A+ 예비보고서

  12-1. 실습목적Stopwatch 설계를 통하여 카운터, 분주회로, 클럭 회로, 디코더 등 다양한 디지털 회로 구성요소에 대한 이해를 높이고 Datasheet를 읽고 분석 ... 하는 능력과 원하는 회로를 설계할 수 있는 능력을 배양한다. 12-2. 실습 준비물* 부품 Inverter 74HC04 : 8개 NAND gate 74HC00 : 3개 NOR gate

  리포트 | 3페이지 | 1,000원 | 등록일 2022.09.15 | 수정일 2022.09.22

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  [예비보고서]중앙대학교 아날로그및디지털회로설계실습 래치와 플립플롭

  upply) : 1대함수발생기 (Function generator) : 1대점퍼선 : 다수8-3. 설계실습 계획서8-8-1 RS 래치의 특성 분석(A) RS 래치의 진리표를 나타내 ... 8-1. 실습 목적순차식 논리회로의 기본 소자인 래치와 플립플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건을 확인한다.8-2. 실습 준비물부품NAND gate 74HC

  리포트 | 4페이지 | 1,000원 | 등록일 2023.06.23

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  [예비보고서]중앙대학교 아날로그및디지털회로설계실습 신호발생기

  4-1. 실습 목적Wien bridge RC 발진기를 이용하여 신호 발생기를 설계, 제작, 측정하며 그 동작을 확인한다.4-2. 실습 준비물부품Op amp. (UA741CN ... (Bread board) : 1개파워서플라이(Power supply) : 1대점퍼선 : 다수4-3. 설계실습 계획서4-3-1 신호발생기 설계(A) 그림 4-1에 주어진 Wien ... bridge 회로에서 V+와 V-의 관계식을 구하시오. 이 관계식을 이용하여 1.63 kHz에서 발진하는 Wien bridge 회로를 설계하시오. 다이오드 달기 전과 후

  리포트 | 6페이지 | 1,000원 | 등록일 2023.06.23

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  중앙대학교 아날로그및디지털회로설계실습 설계실습 11. 카운터 설계 A+ 예비보고서

  11-1. 실습목적JK Flip Flop을 이용한 동기식, 비동기식 카운터를 설계해 보고 리셋 기능을 이용하여 임의의 진수의 카운터를 제작할 수 있는 능력을 배양한다. 또한 ... upply) : 1대 함수발생기 (Function generator) : 1대 점퍼선 : 다수11-3 설계 실습 계획서11-3-1 4진 비동기 카운터이론부의 그림 14-2의 비동기

  리포트 | 3페이지 | 1,000원 | 등록일 2022.09.15 | 수정일 2022.09.22

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  [A+]중앙대학교 아날로그및디지털회로설계실습 Stopwatch 설계 예비보고서

  를 선택하며 74HC192/193 칩은 up 카운트용 클럭 핀과 down 카운트용 클럭핀이 별도로 있어서 목적에 맞는 클럭 핀에 클럭을 인가하면 된다. 실습목적Stopwatch 설계 ... 를 통하여 카운터, 분주회로, 클럭 회로, 디코더 등 다양한 디지털 회로 구성요소에 대한 이해를 높이고 Datasheet를 읽고 분석하는 능력과 원하는 회로를 설계할 수 있는 능력을 배양한다.

  리포트 | 5페이지 | 1,000원 | 등록일 2021.09.02

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  [A+]중앙대학교 아날로그및디지털회로설계실습 카운터 설계 예비보고서

  여 학습한다.설계실습계획서11-3-1 4진 비동기 카운터이론부의 그림 14-2의 비동기식 4진 카운터에 1MHz의 구형파 (square wave)를 인가할 때, Q1 신호의 주파수 ... 상태가 될 수도 있다. 스위치를 끌 때도 마찬가지다. 이러한 현상을 chattering 현상이라고 하는데, 경우에 따라서는 회로 오동작의 원인이 되기도 한다.실습목적JK Flip ... Flop을 이용한 동기식, 비동기식 카운터를 설계해 보고 리셋 기능을 이용하여 임의의 진수의 카운터를 제작할 수 있는 능력을 배양한다. 또한 chattering 방지 회로에 대하

  리포트 | 7페이지 | 1,000원 | 등록일 2021.09.02

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  [A+] 중앙대학교 아날로그 및 디지털 회로 설계실습 예비보고서 12. Stopwatch 설계

  (A) 12-4-1 기본적인 클럭 생성 회로 및 카운터 회로 테스트Function generator를 이용하여 실습서와 동일하게 Frequency는 1 [Hz

  리포트 | 5페이지 | 1,000원 | 등록일 2023.02.06 | 수정일 2023.02.09

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  [A+] 중앙대학교 아날로그 및 디지털 회로 설계실습 예비보고서 11. 카운터 설계

  11-3-1 4진 비동기 카운터이론부의 그림 14-2의 비동기식 4진 카운터에 1MHz의 구형파 (square wave)를 인가할 때, Q1 신호의 주파수와 Q2 신호의 주파수를 구한다. 또한, 입력 신호, Q1 신호, Q2 신호의 파형을 함께 그린다.[그림 1]에 이..

  리포트 | 5페이지 | 1,000원 | 등록일 2023.02.06

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  [예비보고서]중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프(PLL)

  board) : 1개파워서플라이 (Power supply) : 1대함수발생기 (Function generator) : 1대점퍼선 : 다수6-3. 설계실습 계획서6-3-1 위상제어루프 ... 6-1. 실습 목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.6-2. 실습 준비물부품

  리포트 | 8페이지 | 1,000원 | 등록일 2023.06.23

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  [예비보고서]중앙대학교 아날로그및디지털회로설계실습 스텝 모터 구동기

  register)의 사용 방법을 배운다. 이를 바탕으로 BJT 트 랜지스터와 범용 이동 레지스터를 이용하여 스텝 모터 구동기를 설계한 후 그 동작을 확인한 다.3-2. 실습 준비물 ... 3-1. 실습 목적단극 스텝 모터 (Uni-polar step motor)의 동작 원리를 이해하고 스텝 모터를 조종하기 위한 범용 이동 레지스터 (Universal shift

  리포트 | 4페이지 | 1,000원 | 등록일 2023.06.23

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  [A+]중앙대학교 아날로그및디지털회로설계실습 논리함수와 게이트 과제

  문제 1NAND 게이트 소자만을 이용하여 XOR 게이트의 등가회로를 구성하시오.문제 24 x 2 인코더를 설계하시오.(Hint : 2개의 OR 게이트를 사용, 4개의 입력 중 한 가지는 사용되지 않으며 3개의 입력만 회로에 사용)

  리포트 | 2페이지 | 1,000원 | 등록일 2021.09.02

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  [결과보고서]중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프(PLL)

  기로 구성되어있는데 VCO 부분의 캐패시터를 통해 이동주파수를 변경하였으므로 VCO 부분이 가장 중요하다고 생각한다.2. 실험결과6-4. 설계 실습 내용 및 분석6-4-1 위상제어 ... 요약: 이번 실험은 통신 분야에서 채널 설정에 많이 사용하는 PLL을 설계 및 구성하였다. 위상제어루프를 구성할 때 XOR 게이트를 사용했고 5V의 구형파를 인가하였다. VCO ... 루프의 설계그림 6-2의 위상 제어 루프를 구성한다.(Op amp의 동작전원은 ±5V이고, Logic gate의 동작전원은 5V & GND이다.)입력단에 기준신호(Frequency

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  [결과보고서]중앙대학교 아날로그및디지털회로설계실습 4-bit Adder 회로 설계

  요약: 논리회로에서 전가산기 회로를 구성하여 실험하였다. 전가산기 회로는 A(피가수), B(가수), Cin(자리올림수)의 입력과 S(합), Cout(자리올림수) 출력으로 되있다. 전가산기의 예비보고서 에서 확인했던 것처럼 불리언 식 Cout은        ..

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  [예비보고서]중앙대학교 아날로그및디지털회로설계실습 4-bit Adder 회로 설계

  9-1. 실습 목적조합논리회로의 설계 방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계한다.9-2. 실습 준비물부품저항 330 Ω, 1/2W, 5% : 10개 ... (Power supply) : 1대함수발생기 (Function generator) : 1대점퍼선 : 다수9-3. 설계실습 계획서9-3-1 전가산기 설계(A) 전가산기에 대한 진리표를 작성한다.Ans.전가산기에 대한 진리표는 다음 페이지의 표이다.

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  [A+]중앙대학교 아날로그및디지털회로설계실습 래치와 플립플롭 과제

  문제 1설계 실습 영상의 edge-triggered 플립플롭의 타이밍 차트를 완성하시오. (Hint : Positive edge-triggered)

  리포트 | 2페이지 | 1,000원 | 등록일 2021.09.02

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