"FPGA"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

FPGA FPGA 게임 verilog 시계 vhdl 디지털논리 fpga

바로가기

FPGA 독후감 - FPGA 관련 독후감 1건 제공

"FPGA" 검색결과 161-180 / 1,094건

판매자 표지는 다운로드시 포함되지 않습니다.

판매자 표지

디지털설계방법의 종류

방식 - 표준셀 방식 - 게이트 어레이 - 셀 기반 집적 회로 PLD ( Programmable Logic Device ) FPGA( Field Programmable Gate ... 어레이 출력 버퍼 프로그램 가능 OR 어레이 출력 신호 입력 신호 그림 8. AND-OR 구조FPGA (Field Programmable Gate Array) 대규모 논리회로 ... 한 구조를 가지고 있음 . 디지털 회로를 FPGA 로 설계하는 단계 1) 기술 배핑 : CLB 를 네트리스트로 변환함 . 2) 배치 : FPGA 상에서 CLB 를 선택함 . 3

리포트 | 12페이지 | 3,000원 | 등록일 2022.08.10

다운로드 장바구니
서울시립대 전전설2 Lab-02 예비리포트 (2020 최신)

적으로 FPGA Device configuration을 통해 동작을 확인하여 설계 능력을 함양한다.2. 배경이론 및 사전조사ASIC은 Application Specific IC의 약자로 특정 ... )와 FPGA가 있다. Full custom IC는 기본적으로 대량생산에 특화된 IC로 단가가 경제적이다. 집적도가 우수하고 고성능이며 회로의 KNOW-HOW에 대한 기밀 유지 ... 가 가능하다는 추가적인 장점도 있다. 하지만 개발 기간이 길고 전체적인 개발 비용이 비싸다(한 번에 대량생산). 또한 설계 변경하기가 까다롭다. 이에 반해 FPGA는 설계 수정이 쉽

리포트 | 10페이지 | 1,500원 | 등록일 2021.09.10

다운로드 장바구니
Vivado를 이용한 Moore, Mealy FSM 설계 결과레포트

. FPGA보드 사진1) Moore machine2) Mealy machine4. 실험 고찰이번 실험은 FPGA 보드와 Verilog를 이용하여 Moore machine

리포트 | 5페이지 | 1,000원 | 등록일 2022.11.06

다운로드 장바구니
판매자 표지

고려대학교 디지털시스템실험 A+ 10주차 결과보고서

본 실험을 통하여 SRAM을 설계 후 메모리에 데이터를 읽고 쓰는 과정을 이해할 수 있었다. SRAM 을 이용하여 계산기를 구현할 때, 결과값이 FPGA에 뜨지 않았는데, 7 s

리포트 | 2페이지 | 2,000원 | 등록일 2023.06.21

다운로드 장바구니
[논리회로설계실험]VHDL을 활용한 CLOCK설계

1.목적(Purpose)이번 실습은 지금까지 배운 자일링스의 사용법을 바탕으로 실제 clock을 구현하는 실습이다. 여기에 더해, 자일링스로 코딩한 결과물을 FPGA를 통해 직접 ... 져있는 것으로 생각하여 clock을 구현하게 된다. 아래 그림은 실습시 이용한 FPGA이고, 상단에 7segment 6자리로 구성된 display가 있다.그림1. FPGA(Rov ... 다음 자리로 넘어가는 것이다. FPGA 보드의 segment 6개는 독립적이지 않고, 한 개의 segment가 6부분으로 분할 되어있는 구조여서, 6개중 한 개의 segment

리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

다운로드 장바구니
레이다 신호처리보드의 고속 통신 기술 (High-Speed Communication Technology of Radar Signal Processing Board)

레이다 신호처리보드는 DSP와 FPGA를 포함하는 아키텍처를 가진 임베디드 시스템을 널리 사용되어 왔다. DSP 와 FPGA간의 고속 실시간 통신이 있으며, DSP와 DSP 간 ... 의 고속 실시간 통신, FPGA와 외부 레이다 구성품들과의고속 통신이 있다. 본 논문에서는 DSP가 부팅을 하기 위하여 메모리와 EMIF(External Memory ... Interface), DSP간HyperLink, FPGA와 DSP간 SRIO(Serial Rapidio), PCIe(PCI Express), FPGA와 외부 구성품과의 RS422 통신 등일반적인

논문 | 6페이지 | 무료 | 등록일 2025.02.25 | 수정일 2025.03.06

다운로드 장바구니
(A+/이론/예상결과/고찰) 아주대 논리회로실험 설계계획서

한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부: 전자공학부제출일:과목명: 논리회로실험교수명:조교명:분 반:학 번:성 명:전자공학부FPGA ... 를 이용한 Up-Down Counter, Timer 설계1) 설계목표1-1. FPGA를 이용하여 00000~99999 카운터를 설계한다.(버튼을 누르면 00000을 나타내 ... 는 디스플레이가 증가하고, 다시 누르면 정지한다.)1-2. FPGA를 이용하여 5분 타이머를 설계한다.(버튼을 누르면 0분 0초를 나타내는 0:00:00 디스플레이가 증가하고, 다시 누르

리포트 | 3페이지 | 1,500원 | 등록일 2021.10.24

다운로드 장바구니
디지털시스템실험 2주차 예비보고서

디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험이름 :학번 :실험제목① FPGA 및 Verilog의 이해, Verilog를 통한 FPGA ... 프로그래밍 방법 이해실험목표① FPGA와 Verilog가 무엇인지 이해한다.② Verilog로 설계한 회로의 동작을 FPGA를 통해 검증한다.기본지식1. FPGA(Field ... Programmable Gate Array)FPGA는 1985년 미국 Xilinx사에서 최초로 개발된 PLD(Programmabe Logic Device)로써 디바이스 주변에 입출력

리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

다운로드 장바구니
(A+/이론/예상결과/고찰) 아주대 논리회로실험 설계결과보고서

1) 설계목표 1. FPGA를 이용하여 5분 타이머를 설계한다. (버튼을 누르면 0분 0초를 나타내는 0:00:00 디스플레이가 증가하고, 다시 누르면 정지 ... 한다.) 2. 5분 타이머에 반전 기능(남은 시간만큼 거꾸로 세는)을 추가하여 설계한다. 3. FPGA를 통해 설계한 타이머를 구현한다. 4. FPGA를 능숙하게 다룰 줄 ... 은 시간을 다운 카운팅 한다.3) 설계 내용1. 세부 회로1) CLOCK Divider 우리가 사용한 FPGA에는 50MHz를 기본 주파수로 출력하는 내부 핀이 있다. 이 내부 핀

리포트 | 10페이지 | 1,500원 | 등록일 2021.10.24 | 수정일 2021.10.26

다운로드 장바구니
충북대 디지털시스템설계 결과보고서5

를 verilog로 설계하고 FPGA 보드로 결과를 확인한다.(2) FND Timer를 verilog로 설계하고 FPGA 보드로 결과를 확인한다.3. 실험 내용(1) LED ... ControllerTop module codeinput은 외부에서 FPGA에 기본으로 입력되는 Clock인 clock_12MHz, RESET, Mode를 선택할 수 있는 Mode ... 이 0이 되고 마지막 KEY 입력에서는 모든 LED의 출력이 0이 되는 것을 확인할 수 있다.또한 실습시간에 FPGA 동작을 촬영하지 않아 사진을 첨부하진 못했지만 Mode

리포트 | 8페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

다운로드 장바구니
서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 결과 보고서

egment의 동작 원리를 이해한다.3) Priority encoder의 동작 원리를 이해한다.4) FPGA와 VHDL을 이용한 회로의 구현 방식을 이해한다.2. 실험 결과 및 분석1 ... ][그림 3][그림 3]의 timing diagram과 [표 1]의 진리표가 일치함을 알 수 있다.C. 퀴즈 2번의 결과를 VHDL로 설계하고 FPGA로 구현하여 동작 확인VHDL ... 코드 및 FPGA를 통한 구현 결과는 아래와 같다. 이때 입력의I _{ 1,I _{ 0는 각각 DIP_SW[1], DIP_SW[0]를 이용하여 조정하였으며 출력의Y _{ 3}~Y

리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

다운로드 장바구니
서울과기대 전지전자기초실험(2) 디지털 도어락 설계 verilog 파일

서울과기대 전지전자기초실험(2) 디지털 도어락 설계 verilog 전체 파일입니다.Digcom V3.2 FPGA 사용하며, 코드에 적힌 대로 핀 할당하시면 바로 실행 가능합니다.

리포트 | 50,000원 | 등록일 2023.10.17 | 수정일 2024.01.21

다운로드 장바구니
판매자 표지

2022년 상반기 LG디스플레이 반도체/디스플레이 합격자소서

+2 HDL, FPGA 설계- 디지털공학실험 B+, 디지털시스템설계 A-, IoT실험 A+, SoC설계 A+3 기타 심화 과목- 멀티미디어융합기술 A+, 마이크로프로세서응용 A ... 와 메모리 구현. 어셈블리어를 일부 구현해 ModelSim으로 기본적인 작동 확인2 FPGA와 Arduino를 이용한 "학점계산기"- 3개의 마이크로 컨트롤러 간의 IO 설계 ... . Arduino1로 입력을 받고 FPGA로 연산 후 Arduino2로 출력할 수 있도록 Verilog, C 코드 수정3 DE1-SoC FPGA 두더지 잡기"- Quartus

자기소개서 | 3페이지 | 3,000원 | 등록일 2022.11.08

다운로드 장바구니
전자공학과 논리회로실험 A+ 프로젝트 보고서 (VHDL코드포함)

1. 설계 목표 및 요구사항1) 설계 요구사항. -FPGA Kit에서 7 segment 모듈과 Keypad 모듈을 이용하여 Digital Lock을 설계한다. -Digital

리포트 | 17페이지 | 3,000원 | 등록일 2020.12.17

다운로드 장바구니
판매자 표지

ring,jhonson counter 예비레포트

1. 실험 제목 [Verilog Basic, FPGA]2. 실험 목적-fpga를 통해 ring counter, jhonson counter 시뮬레이션3. 관련 이론(1) FPGA ... (field-programmable fate array)FPGA 는 설계가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이다. 설계 가능 논리 소자는 AND ... , OR, XOR, NOT, 더 복잡한 디코더나 계산 기능의 조합 기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍 할 수 있다. 대부분의 FPGA는 프로그래밍 가능 논리

리포트 | 7페이지 | 1,000원 | 등록일 2022.08.21

다운로드 장바구니
판매자 표지

한양대 Verilog HDL 1

이다. FPGA나 집적 회로 등의 전자공학 회로를 설계하는 언어로, 회로도를 작성하는 대신 언어적인 형태로 전자 회로의 기능을 구성할 수 있다.

리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

다운로드 장바구니
서울시립대학교 전전설2 2주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

Logic Device) Hyperlink \l "주석4" [4]CPLD는 PAL과 FPGA의 특징을 각각 가지고 있는 소자이다. CPLD의 기본 구성 요소는 다양한 로직을 수행 가능 ... 한 macro cell로 이루어져 있다.우선, PAL과 유사한 특성은 첫 번째로, 외부 메모리를 필요로 하지 않는 것이다. FPGA의 경우에 휘발성을 가지고 있어 시스템 시작과 동시 ... 한다.FPGA와 비슷한 특성은 첫 번째로, 많은 수의 논리 게이트를 사용할 수 있는 것이다. CPLD는 일반적으로 수천에서 수만 개의 논리 게이트를 가지므로 중간 정도의 데이터 처리

리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.10.24

다운로드 장바구니
연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 9 보고서

Abstract This experiment is for FPGA acceleration. The concepts for implementing the FPGA ... next. The C code in the SDK and the behaviors of the FPGA at this experiment are discussed. Finally ... experiment is to implement an acceleration at FPGA. A vector addition is a useful technique for the

리포트 | 8페이지 | 3,000원 | 등록일 2020.08.18

다운로드 장바구니
판매자 표지

[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 1 실험결과보고서

Chapter 1. 실험 목적Verilog HDL을 통해 FPGA를 이용하여 AND gate를 설계한 후 led동작을 확인해본다.Chapter 2. 관련 이론ü Verilog ... HDL과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, 구현 등의 용도로 사용가능

리포트 | 4페이지 | 2,500원 | 등록일 2023.02.28

다운로드 장바구니
임베디드 IoT 응용실험 - VHDL을 이용한 8-bit ALU

FPGA에 porting 한다.4. Simulation 되는 VHDL source code를 제출한다.5. 동영상 제작주차별 계획1주차 : 계획 보고서 작성에 있어, 디지털 공학 ... 제출2주차 : 8-bit ALU - VHDL로 코딩 및 Xilinx FPGA tool VIVADO로 임시 시뮬레이션 → [FPGA 이용 방법은 기초회로실험_실험 12_P123 참고 ... , Xilinx FPGA tool VIVADO로 최종 시뮬레이션, 미흡된 부분 고찰 및 동영상 제작(Ocam 활용), 발표 대본 준비, 최종 ppt 보고서 및 제작 동영상 제출기본 개념

리포트 | 9페이지 | 3,000원 | 등록일 2022.04.14

다운로드 장바구니

이전10개 4 5 6 7 8910 11 12 13 다음10개

파워링크

신청하기