"논리설계" 검색결과 121-140 / 25,483건

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  (A+/이론/예상결과/고찰) 아주대 논리회로실험 설계결과보고서

  1) 설계목표 1. FPGA를 이용하여 5분 타이머를 설계한다. (버튼을 누르면 0분 0초를 나타내는 0:00:00 디스플레이가 증가하고, 다시 누르면 정지 ... 한다.) 2. 5분 타이머에 반전 기능(남은 시간만큼 거꾸로 세는)을 추가하여 설계한다. 3. FPGA를 통해 설계한 타이머를 구현한다. 4. FPGA를 능숙하게 다룰 줄 ... 안다.2) 설계 유의점 1. 일정한 시간 간격으로 디스플레이가 변한다. 2. 59초에서 1분 00초로 넘어간다. 3. 1분 50초 00을 반전하면 3분 10초

  리포트 | 10페이지 | 1,500원 | 등록일 2021.10.24 | 수정일 2021.10.26

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  [A+]중앙대학교 아날로그및디지털회로설계실습 논리함수와 게이트 과제

  문제 1NAND 게이트 소자만을 이용하여 XOR 게이트의 등가회로를 구성하시오.문제 24 x 2 인코더를 설계하시오.(Hint : 2개의 OR 게이트를 사용, 4개의 입력 중 한 가지는 사용되지 않으며 3개의 입력만 회로에 사용)

  리포트 | 2페이지 | 1,000원 | 등록일 2021.09.02

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  아날로그 및 디지털회로설계실습 9 부울대수 및 조합논리회로 예비 리포트

  설계실습 9. 부울대수 및 조합논리회로요약: 이번 보고서를 통해 부울대수 및 조합논리회로를 학습했다. 전가산기의 진리표를 작성하고 Karmaugh 맵을 통해 불리언식을 알아보 ... -NOR) 로직 회로를 설계한다.XOR gate를 이용하여 보다 간소화된 다단계 조합 논리회로를 설계한다.S의 식은 XOR gate로 표현하면 A⊕B⊕이고의 식은 XOR gate ... 은 n개의 1비트 가산기를 서로 연결해주는 것이다.위의 회로들을 이용하여 2Bit 가산기 회로를 설계하면결론: 이번 보고서를 통해 부울대수 및 조합논리회로를 학습했다. 전가산기

  리포트 | 4페이지 | 1,000원 | 등록일 2021.09.02

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  디지털 논리 설계와 컴퓨터 구조 1장 (9,29,56,60,73,74,75,87,88)

  리포트 | 5페이지 | 2,500원 | 등록일 2022.04.04

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  디지털 회로 실험 및 설계 - 기본 논리 게이트(Gate) 및 TTL, CMOS I.F 실험 2

  디지털회로실험및설계 결과 보고서 #1( 기본 논리 Gate 및 TTL, CMOS I/F 실험 )과 목담당교수제 출 일학 번이 름1. 회로도, 이론값, 실험결과실험 1) 전압 ... 4.4V4.4V3V0V0V0V0V0V0V0V0V논리레벨HHLLLLLLLLL실험결과)0.0V 0.5V 1.0V1.5V 2.0V 2.5V 3.0V3.5V 4.0V 4.5V 5.0V입력 ... V논리레벨HHLLLLLLLLL결과분석- 논리레벨 H 단계도 4.4V로 충분히 잘 나왔고, 논리레벨 L 단계에서 완전 0V가 나오진 않았지만, 0.xxxV 정도 측정되어서 거의 흡사

  리포트 | 14페이지 | 3,000원 | 등록일 2023.09.22

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  [A+][예비레포트] 중앙대 아날로그 및 디지털 회로 설계실습 7. 논리함수와 게이트

  실습 7. 논리함수와 게이트실습목적여러 종류이 게이트의 기능을 측정하여 실험적으로 이해한다.설계실습계획서2-1 XNOR 게이트 설계 및 특성 분석AND, OR, NOT 게이트 ... 가 다른 구형파가 나올 것이다. 이 주파수 차이를 이용하여 딜레이를 측정할 수 있다.2-2 NAND 게이트 설계 및 특성 분석Vcc를 5V (논리값 1)에서 0V (논리값 0 ... 도를 설계한다.AND 게이트에 NOT게이트를 연결하여 NAND게이트를 만든다.OR게이트에 NOT게이트를 연결하여 NOR게이트를 만든다.NOT게이트 2개, AND게이트 2개, OR

  리포트 | 4페이지 | 1,000원 | 등록일 2022.04.08

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  [A+, 에리카] 2021-1학기 논리설계및실험 MUX, DEMUX 실험결과보고서

  Chapter 1. 실험 목적MUX, DEMUX를 이해하고 이를 회로로 설계할 수 있다.Chapter 2. 관련 이론ü 멀티플렉서와 디멀티플렉서는 서로 반대 동작을 수행하는 회로 ... 는 조합논리회로- 선택 변수 조합에 따라 많은 입력들 중 하나를 선택하여 그대로 출력으로 넘겨준다.- 제어변수가 n개일 때 입력선은 개가 존재하며, 이 중 하나의 입력이 선택되어 1

  리포트 | 7페이지 | 2,500원 | 등록일 2023.02.28

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  [A+]중앙대 아날로그및디지털회로설계실습 과제 논리함수와 게이트 (10주차)

  아날로그 및 디지털 회로설계실습10주차 논리함수와 게이트 과제1.NAND 게이트 소자만을 이용하여 만든 XOR 게이트 등가회로: 진리표입력A입력B출력Y*************.4

  리포트 | 2페이지 | 1,000원 | 등록일 2021.10.09

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  [A+보장]한양대에리카A+맞은 레포트,논리설계실험,Breadboard & Basic logic gates

  Chapter 1. 실험 목적반도체 소자를 활용하여 게이트의 정의를 알 수 있다. Chapter 2. 관련 이론1. 기본 논리 게이트 게이트를 구성하는 디지털 논리 회로는 어떤 ... 일정한 입력에 대해서 논리적인 판단을 내릴 수 있는 전자적 회로로 구성되어 있다. 그리고 시스템 목적에 따라 입력되는 2진 논리 신호들에 대하여 적당한 2진 신호를 출력하게 한다 ... . 컴퓨터에서는 제어와 계산을 위해 원하는 정보를 얻을 수 있는 논리 회로의 합성으로 구성될 수 있으며 이렇게 나온 출력 신호는 정보의 한 bit가된다. 여기에 사용되는 2진 신호

  리포트 | 16페이지 | 2,500원 | 등록일 2024.05.21

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  7. 논리함수와 게이트 예비보고서 - [아날로그및디지털회로설계실습 A+ 인증]

  아날로그 및 디지털 회로 설계 실습-실습 7 예비보고서-논리함수와 게이트소속중앙대학교 전자전기공학부담당 교수님*** 교수님제출일2021.10.28(목)분반, 조**분반, *조학번 ... 할 수 있는 방법의 실험 방법을 설계한다.전파 지연 시간은 논리회로가 입력신호를 받고서 출력 결과를 나타낼 때까지 걸리는 시간을 의미한다. 이 전파 지연 시간이 게이트의 입출력 ... 을 측정한다.여러 개의 게이트를 통과할수록 전체 지연시간은 점점 더 길어지므로 논리회로 설계 시에는 이 점을 고려해야 한다. 예를 들어서 동일한 펄스라고 해도 여러 개의 논리게이트

  리포트 | 11페이지 | 1,000원 | 등록일 2022.10.02 | 수정일 2023.01.03

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  [A+]중앙대 아날로그및디지털회로설계 실습 예비보고서 7 논리함수와 게이트

  - 반가산기 : 2진수 2개를 더하는 경우 2개의 2진수를 더해 다음 자리 올림수를 출력하는 경 우- 전가산기 : 자리 올림수를 포함하여 3개의 2진수를 더하는 경우.- 디코더 : 2진 부호, DCD 부호 등 여러가지 부호를 부호 없는 형태로 변환하는 회로이다. (해 ..

  리포트 | 10페이지 | 1,000원 | 등록일 2022.09.08 | 수정일 2022.09.16

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  중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 논리함수와게이트 예비

  아날로그 및 디지털회로 설계 실습9주차 예비: 논리함수와 게이트전자전기공학부20160000 하대동고릴라1. XNOR 게이트 설계 및 특성 분석(A) AND, OR, NOT 게이트 ... }를 5(V) (논리값 1)에서 0(V) (논리값 0)로 단계적으로 변화시켜서 NAND 게이트가 동작하는 최소 정격 전압을 구하는 설계 방법을 생각하고, 그 단계적 방법을 구체 ... 의 회로도를 설계한다.↑NAND 게이트↑NOR 게이트↑XOR 게이트XNOR 진리표ABY=A?B=bar{A``` OPLUS B}001010100111↑XNOR 게이트(XOR 출력

  리포트 | 8페이지 | 1,500원 | 등록일 2020.12.23

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  16bit 가산기 / 16bit adder / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계

  1. 설계방법 설계한 16-bit adder는 add16을 root module로 하고, 4개의 sub-module인 add4로 구성되어 있다. 각 add4 module은 2개

  리포트 | 3페이지 | 2,000원 | 등록일 2020.10.17

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  [인력개발과활용]P23 - 구성주의와 학습체제설계를 체계적이고 논리적으로 서술하시오0515

  다양한 인력 개발에 대한 교육 방법이 필요할 것이다. 이에 구성주의적 교수 방법과 학습체계 설계는 과거의 단편적인 교수 방법에서 벗어난 미래의 창의적인 교육 방법으로 부상하고 있 ... 다. 이에 본 리포트에서는 구성주의와 학습체제설계에 대한 고찰을 통해 창의적이고 통합적인 인력을 양성하고 개발할 수 있는 교수법에 대해 살펴보도록 하겠다.Ⅱ. 본론1. 구성주의 개념 ... 와 맥락에 있어 적절하고 적합한 의미를 스스로 구성해나가는 것이 교육의 목표이다.2. 학습체계설계 (ISD)의 개념학습체계설계(ISD)는 수업이라는 하나의 체제가 학습의 목표 달성

  리포트 | 3페이지 | 2,000원 | 등록일 2023.08.29

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  디지털 디자인/논리회로 구성 /입출력에따른 카르노맵 설계 및 회로도그리기

  리포트 | 2페이지 | 1,000원 | 등록일 2020.06.13

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  [A+, 에리카] [A+] 2021-1학기 논리설계및실험 Counter 실험결과보고서

  Chapter 1. 실험 목적Counter에 대해 이해하고 10진 카운터를 설계할 수 있다.Chapter 2. 관련 이론 * Flip-Flops -엣지 트리거: 출력은 0에서 1

  리포트 | 5페이지 | 2,500원 | 등록일 2023.02.28

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  [A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 2 실험결과보고서

  Chapter 1. 실험 목적Verilog HDL을 통해 FPGA를 이용하여 Full adder와 D 플립플롭을 설계해본다.Chapter 2. 관련 이론ü Verilog HDL ... 과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, 구현 등의 용도로 사용가능하다. ... - HDL을 사용해 설계를 할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성한다.- 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test

  리포트 | 6페이지 | 2,500원 | 등록일 2023.02.28

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  [A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 3 실험결과보고서

  Chapter 1. 실험 목적Verilog HDL을 통해 FPGA의 7 segment를 이용하여 Timer를 설계해본다.Chapter 2. 관련 이론ü Verilog HDL ... 과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, 구현 등의 용도로 사용가능하다. ... - HDL을 사용해 설계를 할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성한다.- 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test

  리포트 | 7페이지 | 2,500원 | 등록일 2023.02.28

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  [A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 1 실험결과보고서

  Chapter 1. 실험 목적Verilog HDL을 통해 FPGA를 이용하여 AND gate를 설계한 후 led동작을 확인해본다.Chapter 2. 관련 이론ü Verilog ... HDL과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, 구현 등의 용도로 사용가능 ... 하다.- HDL을 사용해 설계를 할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성한다.- 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험

  리포트 | 4페이지 | 2,500원 | 등록일 2023.02.28

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  [A+] 중앙대 아날로그 및 디지털회로 설계실습7 논리함수와 게이트 예비보고서

  아날로그 및 디지털 회로 설계 실습-실습 7 예비보고서-논리함수와 게이트학 과 : 전자전기공학부담당 교수님 : XXX 교수님제출일 : 2020.11.XX(X)조 : X요일 X조학 ... 는 방법의 실험 방법을 설계한다.실제 게이트에 입력 신호가 가해지고 게이트의 종류에 따른 논리 연산 결과가 게이트의 출력으로 나올 때까지는 약간의 시간이 걸리는데, 이 시간 딜레이 ... -2 NAND 게이트 설계 및 특정 분석(A) Vcc를 5V (논리값 1)에서 0V (논리값 0)로 단계적으로 변화시켜서 NAND 게이트가 동작하는 최소 정격 전압을 구하는 설계

  리포트 | 5페이지 | 1,000원 | 등록일 2021.09.06

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