"verilog 시계" 검색결과 41-60 / 96건

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  전지전자기초실험 디지털 시계 설계 실습 설계프로젝트 레포트

  한다. 초 조절 버튼은 초를 00으로 초기화한다.# verilog code실제로 디지털 시계를 구현할 때에는 조금 더 많은 측면을 고려해야 한다.clk가 1,000,000번 진동할 때 ... 전기전자 기초실험 결과보고서제12장 설계 프로젝트 I- 디지털 시계 설계 실습 -학과학년학번분반실험조성명전기전자공학2# 기본 개념아무 입력도 들어오지 않으면 일반 시계 모드에 있 ... 으며, 시간의 흐름(clk의 증가)에 따라 시계가 표시된다. reset 버튼을 누르면 A12:00:00으로 초기화 되고, 시간, 분 조절 버튼을 누를 때마다 각각 1씩 증가

  리포트 | 6페이지 | 1,500원 | 등록일 2017.12.01

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  전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO

  을 사용하는 많은 전자회로에 사용한다. 시계의 카운터 회로나 기타 복잡한 디지털 회로에는 필수적 요소이다.SETRESETQ11변화 없음01110000유효하지 않음[표 1] S-R 래치 ... .ucf 파일을 선택한다.핀 설정에 대한 사항을 왼쪽과 같이 적고 저장한다.Implement Design을 다시 실행시켜 컴파일 한다.Simulation을 선택한다.Verilog ... HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source 항목을 선택한다.Select Source Type에서 Verilog Test Fixture

  리포트 | 44페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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  timer 설계

  1. 10진수 counter source1.1 설명각각의 입출력을 선언하고 clk가 상승할 때와 rst가 상승 엣지 일 때 작동하도록 설계하였고 rst이 1이면 count는 0으로 초기화되고, en이 1일 때 count(timer 모듈에서는 count1) set도 1이..

  리포트 | 3페이지 | 2,000원 | 등록일 2015.12.07

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  디지털 시계 설계 보고서

  되는 RISC시스템인 ARM9 Core가 사용된 Altera社의 Excaliber를 이용하는 디지털 시계를 직접 구현해 보았다.2. 설계목표Verilog HDL를 이용한 시계코드 ... SoC 설계(디지털 시계)목차1. 서론2. 설계 목표3. 시계 구조4. 검증5. 고찰6. 참고문헌7. 소스 코드1. 서론임베디드 시스템은 SoC 시스템은 목적에 특화된 제작 ... . 시계 구조1) 시계 부분그림 시계 회로의 회로도module :6진 카운터 2개 : 분주 클럭이 증가하거나 Enalbe입력이 들어갈 경우 0에서 5까지 변한다.Clk_ref1초를 분주

  리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29

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  HDL 프로젝트 제안서

  HDL 프로젝트 제안서HDL 실습조경순 교수님전자공학과ggg설계목표verilog 언어를 사용하여 Top module시스템 시계를 만드는 프로젝트 로 써 기본 시계 기능과 ALAM ... 기능, Stop watch를 선택하여 사용 할 수 있 는 시계를 HDL프로젝트를 수행한다.목적한 학기 동안 배운 verilog를 사용하여 프로젝트를 수행하여 시계를 만드 는 것 ... 으로 그동안 배워왔던 verilog언어에 대한 지식을 이용하여 알람기 능과 스톱와치 기능을 가진 시계를 만들어 보자.설계내용1. 디지털시계시간을 설정할 수 있게 하는 입력포트로 1일

  리포트 | 3페이지 | 1,000원 | 등록일 2011.04.13

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  전전컴실험Ⅱ 06반 제14주 Project [중간보고서] 전자시계, digital watch

  ..PAGE:1Verilog digital clock project 전자전기컴퓨터 공학부2009440111 이종욱..PAGE:2프로젝트 block diagram로젝트 진행사항 ... ..PAGE:6-수요일 : 24시간 모드까지 기본적인 시계동작을 마무리 짓는다-목요일 오전 : 수정 up/down mode를 완성

  리포트 | 6페이지 | 1,000원 | 등록일 2013.09.09

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  HDL을 사용한 디지털 클럭 코드

  (1) 프로젝트 목표-디지털 시스템인 디지털 시계, 알람기, 스톱워치를 각각의 특성을 바르게 이해하고 Verilog HDL을 사용하여 설계한다.(2) 프로젝트 내용-디지털 시계 ... , 알람기, 스톱워치 총 3가지를 각각의 특성에 맞게 설계한다.-디지털 시계·시간 세팅, 스톱워치와 알람기 작동시에도 시계 동작, 오전/오후의 구분 등 일반적인 시계의 특성을 구조 ... 화하여 설계.·디지털 시계는 탑모듈에서 설계하며, 이때의 탑모듈은 알람기와 스톱워치를 포함하는 모듈·일반적인 시계의 기능을 함과 동시에 시간세팅 및 스톱워치나 알람의 기능을 불러오

  리포트 | 20페이지 | 2,500원 | 등록일 2013.01.20

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  디지털시계 사전보고서

  디지털실험사전보고서시계?시계1)이론타이머는 설정한 시간이 되면 신호를 출력하는 것이다. 타이머를 구현하기 위하여 입력으로 Clk_1M, Stop_run, Sw_min, 그리고 ... 하고, 1일 때 설정한 시간에서 시간을 줄여 나간다. 설정한 시간이 0이 되면 Led_out 신호로 1을 출력한다.?Verilog HDL1) 타이머 1module Timer (Clk_1

  리포트 | 4페이지 | 1,000원 | 등록일 2009.06.28 | 수정일 2018.02.19

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  디지털 시계 설계 발표자료

  칩을 사용한 SoC설계및 검증 도구인 Huins사 SoC Master에 알맞은 시계를 verilog코드 작성에서부터 실제 구현까지 직접해봄으로서 SoC 설계 과정에 대해 전반적인 ... 디지털 시계 설계목 차1. 서론 및 설계목표 2. 설계계획 3. 설계과정 4. 작동시범 5. 결과 및 고찰 6. 참고문헌*1. 서론 및 설계 목표Altera사의 Excalibur

  리포트 | 15페이지 | 1,000원 | 등록일 2012.05.29

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  디지털시계

  소개글디지털 시계를 verilog rtl 레벨로 코딩해보았습니다.목차watch (최상위 Top rtl 레벨 소스)Controller (rtl 레벨소스)Mod_60 (rtl 레벨

  리포트 | 7페이지 | 3,000원 | 등록일 2012.08.05

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  Project_Spec_Ver3

  ~57Sec_014초의 1단위를 나타내는 변수0~9입력포트번호이름비트수설명비고1Setting_C1시간을 설정할 수 있게 하여주는 입력포트1: 시계를 멈추고 시간설정0: 시계동작2 ... : Min_01, 5: Sec_106: Sec_01예제의 변수는 시계를 기준으로 한것으로써 알람시간변수에 맞추어 수정하여야 한다.)11On_Off1알람을 끄고 킬 수 있도록 하 ... 가 일시정지일 경우 정지모드의 입력이 들어온다면 정지모드로 변경된다.4. Top출력포트번호이름비트수설명연결1Out_040~9를 표시할 수 있는 변수시계: am_pm스톱워치: Har

  리포트 | 6페이지 | 1,000원 | 등록일 2011.04.13

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  전전컴실험Ⅱ 06반 제15주 Project [최종보고서] 전자시계, digital watch

  디지털 시계 및 추가 기능을 구현 하는 것이 목표였다. rs, rw, 8bit data가 가지는 의미를 잘 이해하고, 명령어와 data입력을 확장시켜 시계를 구현 할 수 있 ... 다. 시, 분, 초를 각각의 counter를 통해 구현 해 낼 수 있었다. 또 수정도 가능했으며, 24시간으로 나타낼 수도 있었다. 추가 기능은 알람과 세계시계를 선택했으며, 성공하지 ... 못했다.1. 구현 내용 및 Block-diagram과 동작 개요도가. 구현 내용-기본 시계 기능 : 자정 12시부터 낮 12시까지(am) 또 낮 12시부터 밤 12시까지(pm

  리포트 | 8페이지 | 1,000원 | 등록일 2013.09.09

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  HDL_결과보고서

  HDL 디지털 시계 만들기한국외국어 대학교전자공학과- 프로젝트 진행 순서시계 + 알람 + 스톱워치 -> 탑모듈(미완성)* 모든 모듈에서 clk은 1/100초의 주기로 주었는데 이 ... 었습니다.시간을 나타내는 변수(Hour, Har)가 일치하지 않아서 모든 모듈에 시간 변수를 Hour_10, Hour_01로 통일하였습니다.1. 시계 회로 코드- 이 소스에서 변경 ... 면 1초가 증가하도록 하였습니다.)3) am_pm값의 내용 변경(spec에는 am_pm이 나타내는 값이 1:오전, 0:오후 로 되어 있었는데 Setting_C가 1일 때 시계가 이전

  리포트 | 18페이지 | 1,500원 | 등록일 2011.04.13

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  [합격자소서]16년 하반기 SK하이닉스

  SK하이닉스희망직무1: system engineering 희망직무2:공정(제조)1. 자신에게 주어졌던 일 중 가장 어려웠던 경험은 무엇이었습니까? 그 일을 하게된 이유와 그때 느꼈던 감정, 진행하면서 가장 어려웠던 점과 그것을 극복하기 위해 했던 행동과 생각, 결과에 ..

  자기소개서 | 5페이지 | 3,000원 | 등록일 2016.12.13

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  디지털논리 VerilogHDL Project 결과보고서

  1. clk카운트module clock_sec(clk, rst, real_A, enable_10sec); input clk, rst; output [16:0] real_A; output enable_10sec; reg [16:0] real_A; reg enabl..

  리포트 | 10페이지 | 3,000원 | 등록일 2010.06.29

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험12) Verilog HDL을 이용한 기본회로 설계

  《 실험12 결과 보고서 》조제출일학과/학년학번이름실험 1) 7-세그먼트 디코더의 설계(1) Verilog HDL 코딩(2) 시뮬레이션실험 2) DE2 보드로의 다운로드 및 동작

  리포트 | 4페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] 기말 프로젝트(Final Project) 스탑워치(Stop Watch) 제작

  pecification 및 제한사항1) Finite State Machine 사용2) Clock은 DE2보드 내장된 50Mhz 또는 27Mhz 사용3) 디지털시계는 시, 분, 초 각각 두 ... 까지 Lap_time의 저장이 가능하도록 구현Ⅲ. 설계 과정 - (1) Code1) mode_gen Module? 선언부? 디지털시계의 mode 설정과 시, 분을 증가 ... 게 된다.2) time_blk Module? 선언부? 디지털시계와 스탑 워치의 동작을 모두 정의해주는 모듈이다. input신호로는mode_gen의 출력을 받아오는 mode

  리포트 | 22페이지 | 5,000원 | 등록일 2014.10.21 | 수정일 2016.06.15

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  [디지털회로]verliog HDL을 통한 디지털 시계구현 PPT

  디지털시계 구현1. 블록도(block diagram)2. clk_dividermodule clk_divider ( in_clk ,out_clk ); input in_clk

  리포트 | 8페이지 | 1,500원 | 등록일 2008.12.13

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  7-Segment 를 이용한 디지털 시계(디지털논리회로프로젝트)

  1. Purpose - Training Kit에서 지원하는 1 MHz 수정발진기의 출력 및 7-Segment를 사용한 디지털 시계의 설계. • 설계 사양① Reset 시 ... - 기본적으로 Chapter.15에서 만들었던 Counter를 이용하여 디지털시계에 대한 접근을 하였다. 실험 시간에 7-Segment와 1 MHz 수정발진기를 이용하여 1초 ... 되어 입력된 숫자에 따라 Display이가 되도록 구성되어 있다. 아래는 위 카운터에서 사용하는 JK F/F과 7-Segment에 대한 Verilog HDL code를 나타내었다. 아래 code는 이미 이전 실험에서 사용하였던 것이기 때문에 주석은 생략하도록 하겠다.

  리포트 | 9페이지 | 1,500원 | 등록일 2009.05.23

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  VHDL을 이용한 TLC설계,개선사항,Traffic light controller설계 집적설계

  신호 RED. 보행자 신호가 RED 가 되면 반 시계 방향으로 Car Sensor 체크 만약 Car Sensor 값이 1 이면 Yellow 모드로 바뀐 후 해당 센서방향 모드 ... ] wLight_p [1:0] sLight_p [1:0] nLight_p [1:0] FND FND Decoder fndScan [1:0] fndData [7:0]Verilog Code ... (Traffic Light Controller)Verilog Code (Traffic Light Controller)Verilog Code (Traffic Light Controller

  리포트 | 22페이지 | 1,000원 | 등록일 2010.06.05

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