"전전설2 3주차" 검색결과 41-60 / 14,319건

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 14주차 결과레포트+MATLAB코드+실험데이터 - BJT I-V Characteristics & CE Amplifier

  의 값을 입력하고 voltage는 충분히 크게 해주었다. II.3.Exper. 3) CE AmpII.3.A.0V DC Input Signal다음과 같이 모델링된 회로를 사용 ... 하였다. 20mV_(p-p) AC Input SignalFigure 2와 동일하나 V_sig에 20mV_(p-p)의 AC를 입력해주었다. Experimental Results ... 모델링된 회로를 사용하였다. Exper. 2) BJT i_C-v_CE회로 배치는 Figure 1과 동일하나 V_BB를 current source로 사용하므로 원하는 current

  리포트 | 6페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.04

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 5주차 예비레포트+MATLAB코드+LTSpice회로+교수님피드백 - Practical Op-Amp Specifications

  rate, input offset current, finite CMRR)를 이해하고 실험적으로 검증한다.I.2.Purposes of documentation실험에 앞서 MATLAB ... . Srinivasan에 따르면 Op-Amp의 frequency dependence characteristic을 나타내는 parameter이다(참고문헌 [5]).II.2.A.Bandwidth3dB ... bandwidth란 전자적 filter가 3dB 이내 peak에 들었을 때의 주파수이며 LPF에서는 cutoff frequency와 동일하다(참고문헌 [6]).II.3.Slew

  리포트 | 6페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 2주차 결과레포트(우수 채택됨)+MATLAB코드+실험데이터+교수님피드백 - 1st Order RC/RL Circuit Frequency Responses

  =∞인 경우 Figure 2와 동일하며, R_L=50 Ω인 경우는 50 Ω 저항을 추가로 병렬 연결해주었다. 이때 측정 방법은 저항에 관계없이 동일하였다.< 중 략 >Figure 3 ... 을 Tinkercad®를 이용하여 모델링한 것이다. R_L=∞인 경우 Figure 1과 동일하며, R_L=50 Ω인 경우는 50 Ω 저항을 추가로 병렬 연결해주었다. 이때 측정 방법은 저항 ... 에 관계없이 동일하였다.II.2.RL Low-Pass Filter< 그림 중략 >Figure 2는 Exper. 2의 회로 구성을 Tinkercad®를 이용하여 모델링한 것이다. R_L

  리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 4주차 결과레포트+MATLAB코드+실험데이터+교수님피드백 - Op-Amp Based 1st/2nd-Order Active Filter Frequency Responses

  Setup다음 Figure 1,2,3은 각각 Exper. 1,2,3에서 실제로 사용한 회로 구성을 Tinkercad®를 이용하여 R_L=50 Ω으로써 모델링한 것이다. 여러 소자 ... I. IntroductionI.1.Purpose본 실험은 Op-Amp를 사용하는 Active Filter 중 1st/2nd-order LPF와 2nd-order Band-pass

  리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 4주차 예비레포트+MATLAB코드+LTSpice회로+교수님피드백 - Op-Amp Based 1st/2nd-Order Active Filter Frequency Responses

  ]의 수식을 바탕으로 R의 값을 결정하면ω_c=1/α=1/(C_1 R_1 )=2πf_c=30000π(R_1=1/(30000πC_1 )=(10^4)/3π=1061.03∼1000[Ω] ... I.IntroductionI.1.Goals1st/2nd order active filter를 설계하고 그 frequency response를 측정하여 이론적으로 계산한 값과 비교 ... 한다.I.2.Purposes of documentation실험에 앞서 MATLAB과 LTspice tool을 이용하여 필요한 이론적인 값을 점검할 수 있다.II.Summary of

  리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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  시립대 전전설2 [3주차 예비] 레포트

  전자전기컴퓨터설계실험 ⅡPre-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of ... 를 언어 형태로 기술해서 그 결과물을 Logic synthesizer에 전달해 주는 것이 베릴로그 HDL이라고 할 수 있습니다.시뮬레이션을 위해 initial 등의 문을 사용 ... nettri 함축된 논리적 동작이나 기능을 갖지 않는 단순한 연결을 위한 net이며, 하드웨어에서 3상태가 되는점이 wire와 다르다.wand 다중 구동자를 갖는 net이며 하드

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [3주차 결과] 레포트

  전자전기컴퓨터설계실험 ⅡPost-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of ... 한 연결을 위한 nettri 함축된 논리적 동작이나 기능을 갖지 않는 단순한 연결을 위한 net이며, 하드웨어에서 3상태가 되는점이 wire와 다르다.wand 다중 구동자를 갖 ... 는 net이며 하드웨어 구현을 모델링하기 위해 사용이 된다.triand wand와 동일하게 다중 구동자를 갖는 net이며, 하드웨어에서 3상태를 갖는점이 다르다.trior wor

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  서울시립대 전자전기설계2(전전설2) 3주차 결과보고서

  입력값 (0110)이 나왔으며 그 결과로 똑같이 LED 2번과 3번이 켜졌다.6. 응용과제(1비트 전가산기 회로 Gate primitive 설계)응용과제는 1비트의 전가산기 회로 ... 고 정수만 인식하기에 나타나는 나머지 입력값은 0이며 전가산기의 결과값 S는 1이고 Cout은 0이다.3. (k=2)위 2번과 같은 이유로 20나노초에서 30나노초 동안은 A는 0이 ... 를 통해 테스트 입력값 (0011), (0101)을 입력한 결과 올바른 XOR 입력값 (0110)이 나왔으며 그 결과로 LED 2번과 3번이 켜졌다.또한 위 사진처럼 Gate

  리포트 | 14페이지 | 1,500원 | 등록일 2019.10.13

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  서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

  을 이용한 8비트 우선순위 인코더module enc_for(in, out);input [7:0] in; -> 8비트 입력값을 가지는 in 지정output [2:0] out; -> 3 ... 비트 출력값을 가지는 out 지정reg [2:0] out; -> out 값은 3비트 출력값을 임시 저장할 reginteger i; -> 정수형 변수 i 선언always @(in ... ) : 괄호 안의 내용이 거짓이기에 a의 값은 0임a = (3 != 4) : 괄호 안의 내용이 참이기에 a의 값은 1임a = (1 > 2) : 괄호 안의 내용이 거짓이기에 a의 값은 0

  리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

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  전자전기컴퓨터설계 실험3(전전설3) 2주차 예비

  :목차Ⅰ. 실험목적 2Ⅱ. 배경이론 및 지식 2Ⅲ. 실험장비 및 재료와 실험방법 4Ⅳ. 사전보고서 5[1-1] 5[1-2] 6[1-3] 7[2-1] 7[2-2] 7[2-3] 7[2 ... -4] 7[2-5] 8[2-6] 9[3-1] 10[3-2] 10Ⅴ. 참고문헌 10Ⅰ. 실험 목적 (Purpose of this Lab)RLC회로를 통해 캐패시터와 인덕터라는 소자 ... 를 통해 그 기능을 확인할 수 있다.2차 회로의 제동비는 크기에 따라 3가지의 제동으로 구분된다.먼저, KVL을 이용해서 다음과 같은 식을 유도할 수 있다.여기서 Vin은 계단파이

  리포트 | 11페이지 | 2,000원 | 등록일 2017.02.09 | 수정일 2017.02.12

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  전자전기컴퓨터설계실험3(전전설3)2주차결과

  \o "1-3" \h \z \u Hyperlink \l "_Toc414807352" Ⅰ. 실험목적2 Hyperlink \l "_Toc414807352" Ⅱ. 배경이론 및 지식2 ... " [1-2]5 Hyperlink \l "_Toc414807359" [1-3]6[2-1]8 Hyperlink \l "_Toc414807359" [2-2]9[2-3]11[2-4]13 ... 함수를 통해 그 기능을 확인할 수 있다.2차 회로의 제동비는 크기에 따라 3가지의 제동으로 구분된다.먼저, KVL을 이용해서 다음과 같은 식을 유도할 수 있다.여기서 Vin은 계단

  리포트 | 19페이지 | 2,000원 | 등록일 2017.02.09

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  전자전기컴퓨터설계실험2(전전설2)3주차예비

  프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2. text file로 생성 ... ( Gate Primitive(2) + Behavioral(2) )코딩(text)// ripple_carry_1module ripple_carry_1(a3, a2, a1, a0, b3, b ... 2, b1, b0, s3, s2, s1, s0, cin, cout);input a3, a2, a1, a0, b3, b2, b1, b0, cin;output s3, s2, s1, s

  리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  전자전기컴퓨터설계실험2(전전설2)3주차결과

  있는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL ... s1, s0, cout;wire c1, c2, c3;full_adder_g i1(a0, b0, cin, s0, c1);full_adder_g i2(a1, b1, c1, s1, c ... 2);full_adder_b i3(a2, b2, c2, s2, c3);full_adder_b i4(a3, b3, c3, s3, cout);endmodule구현 회로코딩

  리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  전자전기컴퓨터설계실험3 - 예비레포트 - 실험02_ RC Circuit (A+)

  Pre-Lab Report- Title: Lab#2_RC Circuit -담당 교수담당 조교실 험 일학 번이 름목 차 TOC \o "1-3" \h \z \t "-0.레포트 초록 ... : 1k : 2 ea.(다) Capacitor : 1nF : 1 ea. 0.1F : 1 ea.(라) 점퍼 선4. Matters that require attentions (주의 사항 ... ,1,-1.레포트 1.,1,-2.레포트 가.,2" Hyperlink \l "_Toc35711904" 1. Introduction (실험에 대한 소개) PAGEREF _Toc

  리포트 | 15페이지 | 2,000원 | 등록일 2020.11.26 | 수정일 2020.11.29

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  전자전기컴퓨터설계실험3 - 결과레포트 - 실험02 - RC Circuit (A+)

  Post-Lab Report- Title: Lab#2_RC Circuit -담당 교수담당 조교실 험 일학 번이 름목 차 TOC \o "1-3" \h \z \t "-0.레포트 초록 ... 의 회로 1에서는 2.2%의 오차가 발생하였다. (오차율 3.48%) 그리고 실험 1의 회로 2에서는 3.2%의 오차가 발생하였다. (오차율 5.06%)실험 2, 크기와 위상 특성 ... 을 구00u1.59k오차율 11.7%12%10%1.57%오차율 21.7%2%0.3%1.25%표 SEQ 표 \* ARABIC 1 - Result of RC Circuit(2

  리포트 | 13페이지 | 2,000원 | 등록일 2020.11.26 | 수정일 2020.11.29

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  [검증된 코드 & 복사가능, 학점A+] 전전설2 3.Basic Gates - 예비+결과+성적인증 (서울시립대)

  실험 내용1.EquipmentHBE-Combo-II-SEISE Project Navigator (Xilinx)2.ProcessesAdd a new source for

  리포트 | 21페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.12

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  시립대 전전설2 Velilog 결과리포트 5주차

  에서 3 초과코드를 사용하는 이유는 BCD코드에서는 음수를 2의 보수로 표현하게 되어 음수로 값이 나오면 그 값을 다시 보수를 취해주어서 해석해야 한다는 단점이 있지만 3초과코드를 사용 ... 하를 2의 보수로 표현하게 되어 음수로 값이 나오면 그 값을 다시 보수를 취해주어서 해석해야 한다는 단점이 있던 것을 3초과코드를 사용하게 되면 그 과정이 줄어들게 된다단점 : 3 ... Verilog HDL 실습 5주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit

  리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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  [검증된 코드 & 복사가능, 학점A+] 전전설2 8.Peripherals - 예비+결과+성적인증 (서울시립대)

  오차율은 모두 0.5% 미만으로 일반적인 실험 대비 매우 정확한 값에 속하지만 Piezoelectric speaker에 의한 전자적인 출력이므로 우발오차가 개입하기 어렵다는 점을 고려하면 정밀하지 못한 결과라고 볼 수도 있다.이에 대하여 ①주변 소음에 의한 random..

  리포트 | 29페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.11.10

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  서울시립대학교 전전설3 3주차 결과레포트(설계 성공적, A+, 코로나로 인한 시뮬레이션 실험, 하지만 이론 주석 깔끔)

  – generator), 오실로스코프(oscilloscope)[3-2] 실험에 필요한 소자 목록을 작성하시오.저항(Resistor), LM741 Operational ... 다.실험 1)우리는 2개의 입력 신호를 subtract하는 회로를 만들어야 하므로 저항을로 두어 로 만들어주었다.이때, 전압의 인가는 step function을 활용하였고, , 간 ... (gain = 10000)출력 결과 (gain = 100)출력 결과가 실험2, 실험 3과 동일한 것을 확인할 수 있다.즉, 이 실험을 통해서는 op-amp를 블록 다이어그램

  리포트 | 10페이지 | 1,500원 | 등록일 2021.03.20

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  서울시립대 전자전기컴퓨터설계실험1 레포트(예비,결과/프로젝트 포함)

  었다. 다른 저항들의 오차율에 비해서 1㏀의 오차율은 조금 크게 나왔는데, 전선의 미미한 내부저항이나 실험자의 손 떨림이 있기 때문인 것 같다.2.두 번째 실험에서는 3가지의 회로 ... 을 사용했기 때문에 두 번째 실험에서 당연히 오차가 생길 수밖에 없었다. 3.2번과 3번 회로는 직렬연결이어서 BreadBoard로 구현하기 쉬웠는데, 4번회로는 병렬연결이어서 조금 더 ... 0.초록이번 실험의 목적은 전원공급기의 사용법과 멀티미터를 통해 저항, 전류, 전압을 측정하는 방법 그리고 breadboard(빵판)의 사용법을 익히는 것이

  리포트 | 12페이지 | 30,000원 | 등록일 2022.09.24

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