"베릴로그" 검색결과 201-220 / 443건

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  전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습6 [예비레포트]

  [08주차] PreLab Report- Title: VerilogHDL 실습 -담당교수담당조교실험일2016.11.07(Monday)학번2013440043이름문범우목차1. Introduction (실험에대한소개)‥‥‥‥‥‥‥‥‥‥‥‥2-3가. Purpose of thi..

  리포트 | 9페이지 | 1,000원 | 등록일 2017.10.19

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  [기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

  1Preliminary report Electronic Engineering기초전자회로실험Verilog 언어를 이용한 Sequential Logic 설계자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험 과목 A+받은 자료입니다.본 문서는 나눔글꼴..

  리포트 | 7페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01

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  디지털시계verilog

  블록도, 핀설정 모두 되있음사용된 키트 : HBE-SoC-Entry Ⅱ Kit프로그램 : 쿼터스베릴로그의 실행파일 들어있습니다.소스만 보고싶을땐 확장명 v를 보면됨

  리포트 | 1,500원 | 등록일 2009.12.27

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  [기초전자회로실험] Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

  실험 제목 : Verilog 언어를 이용한 Sequential Logic 설계고찰실험 시간에는 먼저 D-FF와 제공 되지 않은 T-FF로 실험을 하는 것 이였다. 친절히 설명되어있는 D-FF는 따라가면서 원하는 시뮬레이션을 얻을 수 있었다. 반면 새로 만들어야 하는 T..

  리포트 | 2페이지 | 1,000원 | 등록일 2019.04.03

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  vending machine(자판기)

  보고서 형식의 한글 파일과 ppt파일 그리고 프로그램 소스가 함께 포함되어있습니다.quartus를 이용하여 verilog HDL code로 작성한 vending machine(자판기)입니다.실제 자판기와 유사하게 작동되도록 구현했습니다. FSM을 이용하여 설계했습니다...

  리포트 | 13페이지 | 3,500원 | 등록일 2014.06.28 | 수정일 2014.07.03

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  3-8 decoder verilog code (+test bench code), 3to8 decoder. 3-8 디코더

  module TTL74137 (G1, G2n, GLn, A, B, C, Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7); input G1, G2n, GLn, A, B, C; output Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7; reg Y0..

  리포트 | 5페이지 | 1,000원 | 등록일 2014.06.13

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  [기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서

  1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 ..

  리포트 | 6페이지 | 1,000원 | 등록일 2019.03.19 | 수정일 2019.04.01

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  동기식 fifo 설계(verilog)

  리포트 | 5,000원 | 등록일 2016.11.14

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  최신 2017 SEMES 합격 자소서(세메스 합격 자기소개서)

  하였습니다.- 관심분야(200자)저의 관심분야는 반도체 후공정 Test & Packaging에서 베릴로그(VHDL)를 통한 하드웨어 설계 및 검사 부분입니다. 한 학기동안 약 10개

  자기소개서 | 2페이지 | 3,000원 | 등록일 2017.09.08 | 수정일 2017.09.11

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  [Flowrian2] SystemVerilog 문법 및 실습 (Classes)

  1. Classes 클래스클래스는 객체지향 프로그래밍(OOP, Object Oriented Programming) 의 핵심으로서 추상적 데이터 타입과 동작을 정의한다. 클래스에는 데이터의 특징을 나타내는 속성 (Attribute, Property) 와 동작을 나타내는..

  리포트 | 25페이지 | 2,000원 | 등록일 2017.07.06

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  [디시설] 한백전자 키트를 이용한 디지털 시스템 설계 (안전신호등) 전북대

  HBE-SoC-Entry2 를 이용하는 디지털시스템 설계 작품입니다.전북대학교 정진* 교수님 수업시간에 A+ 받았습니다.참고하세요.

  리포트 | 2,000원 | 등록일 2013.12.17 | 수정일 2016.07.16

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  #5 디지털실험 예비

  은 Debug가 가능하여 값이 어느 순서데로 들어가고 어떻게 변하는지 살펴볼 수 있었지만, 베릴로그는 Debug가 없는건지 내가 아직 모르는건지, 알수가 없어서 output핀을 추가

  리포트 | 7페이지 | 1,000원 | 등록일 2013.12.12 | 수정일 2014.04.22

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  [Flowrian] 동기/비동기 카운터 회로의 Verilog 설계 및 시뮬레이션 검증

  동기/비동기 카운터 회로의 동작은 Verilog 언어가 제공하는 두가지 방식, Behavior와 Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 비동기 카운터 회로..

  리포트 | 14페이지 | 1,000원 | 등록일 2011.12.08

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  [Flowrian] 짝수/홀수 패리티 생성기 회로의 Verilog 설계 및 시뮬레이션 검증

  짝수/홀수 패리티 생성기 회로의 동작은 Verilog 언어가 제공하는 2가지 방식, Behavior와 Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 패리티 회로의..

  리포트 | 11페이지 | 1,000원 | 등록일 2011.11.15

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  verilog-계산기(calculator)A+자료 코드및 레포트

  1.시뮬레이션 분석 및 설명 (출력을 16bit로 사용하여 스크린샷을 했을 시 일반 화면 크기를 넘어가는 점이 생겼으며, 10진수의 계산 값이 정확한지 보여드리고자 10진수 시뮬레이션결과도 첨부하였습니다.)이번 시뮬레이션 목표는 adder로 74+98을 계산하는 것이 ..

  리포트 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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  [Flowrian] 6진 카운터 회로의 Verilog 설계 및 시뮬레이션 검증

  동작 사양- 6진 카운터 회로는 0~5 범위를 카운팅 하는 카운터를 의미한다.- 6진 카운터는 0~&를 셀 수 있는 3 비트 이진 카운터를 변형하여 0~5범위만 카운팅 하도록 설계한다. 리셋 단자를 이용하여 설계하는 경우가 있지만 리셋은 논리구현에 사용하지 않아야 하기..

  리포트 | 10페이지 | 1,000원 | 등록일 2012.06.02

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  Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

  Post-Lab ReportLab#02[HBE-ComboⅡ-SE] board[Xilinx Spartan3] FPGA chip[ISE] digital design tool담당 교수강 상 혁담당 조교실 험 일2015. 09. 21실 험 조10조학 번이 름Contents1...

  리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

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  Verilog를 이용한 레지스터(Register) 와 데이터패스(Datapath) 구현 (컴퓨터 아키텍쳐 실습)

  Computer Architecture LabLab 05: Register and Datapath1. 실험 목표CPU를 구성하는 요소 중 Datapath를 이해하고 구현한다.2. 내용TSC instruction set을 처리할 수 있는 16bit-CPU의 datapat..

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  [verilog]Mealy FSM 및 Moore FSM 설계

  reg [2:0] state, next;//State Register (상태 레지스터 블록) always @(posedge clk or posedge start) begin if(start==1) state

  리포트 | 7페이지 | 3,000원 | 등록일 2012.04.30 | 수정일 2021.05.07

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  바빌로니아 알고리즘을 이용한 제곱근 구하는 프로그램

  리포트 | 1,000원 | 등록일 2016.02.17

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