한양대 Verilog HDL 1

소개

"한양대 Verilog HDL 1"에 대한 내용입니다.

목차

Chapter 1. 실험 목적
Chapter 2. 관련 이론
Chapter 3. 실험 결과

본문내용

Chapter 1. 실험 목적
Verilog HDL과 VHDL의 차이를 파악한다. 또한, Verilog HDL의 기본적인 시작 방법과 프로젝트 생성 후 값 설정하기, gate 연결하기 등과 같은 기본적인 요소를 숙지하고 추후 다양한 기능들로 원하는 회로를 구성해 응용해볼 수 있는 실험 목적을 지닌다.

Chapter 2. 관련 이론
Verilog 베릴로그는 IEEE 1364로 표준화된 것으로, 전자회로 및 시스템에 사용되는 하드웨어 기술 언어이다. Verilog HDL (Hardware Description Language)라고 불리고, VHDL(VHSIC Hardware Description Language)과는 다른 것을 유의해야 한다.
VHDL은 디지털 회로 및 혼합 신호를 표현하는 하드웨어 기술 언어이다. FPGA나 집적 회로 등의 전자공학 회로를 설계하는 언어로, 회로도를 작성하는 대신 언어적인 형태로 전자 회로의 기능을 구성할 수 있다.

참고자료

· 없음