시립대 전전설2 Velilog 결과리포트 3주차

목차

1. 실험 목적

2. 배경 이론
1) Gate Primitive modeling
2) Behavioral modeling
3) AND Gate
4) NAND Gate
5) NOR Gate

3. 실험 장비
1) 장비

4. 예상결과

5. 시뮬레이션 결과와 실험 결과의 비교
1) 1bit Full Adder –Gate Primitive Modeling
2) 1bit Full Adder –Behavioral Modeling
3) 4bit Full Adder – 2 1bit Full Adder (Behavioral Modeling) + 1bit Full Adder (Gate Primitive Modeling)
4) 4bit Full Adder –4 1bit Full Adder (Only Behavioral Modeling)

6. 토의

7. 결론

8. 참고 문헌

본문내용

1. 실험 목적
- Xilinx ISE 프로그램의 Verilog를 이용하여 로직 게이트를 설계하고 프로그래밍 해본다.

2. 배경 이론

2) Gate Primitive modeling
- 인스턴트 구문으로써 기본적인 게이트 지연은 3가지(상승지연, 하강지연, Turn-off 지연)로 볼수 있다.

3) Behavioral modeling
- 상위 수준의 모델링으로써 기본적으로 특정 값을 할당해주는 원리이다.

4) AND Gate
- 출력은 논리 입력의 곱과 같음

<중 략>

4. 예상결과

- Schematic을 이용하여 게이트를 직접 그려서 논리 회로를 설계하고 시뮬레이션 및 프로그래밍 했던 이전 실험과 달리 Verilog HDL 코드를 작성하여 실험을 하기 때문에 복잡하고 생소한 Verilog HDL 문법을 이해하고 숙지한 상태가 아니라면 회로를 설계하는데 어려움이 있을 것 같다. 입력과 출력의 범위가 High와 Low뿐이기 때문에 회로에 대한 코드를 정확히 작성한다면 프로그래밍 후 오류는 발생하지 않겠지만 코드에 필요한 문장을 빼먹거나 어휘 규칙에 어긋나게 작성한다면 오류가 발생할 것이다. 오류가 발생하였을 때 오류를 정확하게 파악한 후 올바른 문장으로 고쳐쓴다면 제대로 된 실험이 될 것이다.

참고자료

· http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL01.pdf
· Xilinx ISE 사용법 by youtube