논리회로설계실험 스탑와치(stopwatch) 레포트

소개글

논리회로설계실습에서 A+를 받은 보고서입니다.
보고서를 꼼꼼히 쓰는 것을 좋아하기에, 정말 자세히 적었습니다.
빠짐없는 완벽한 보고서라고 자부합니다.

목차

1. 설계 배경 및 목표
1) 설계 배경
2) 설계 목표

2. 관련 기술 및 이론
1) FSM
2) 클록 분주설정
3) 채터링과 채터링 방지방법
4) 7segment 표시방법

3. 설계 내용과 방법
1) 설계 내용
2) 설계 방법

4. 설계 결과 및 결과 분석
1) 소스 코드
2) PLANAHEAD를 통해 핀 할당
3) BIT파일을 넣어서 프로그램하기
4) 실험결과

5. 토의

본문내용

1. 설계 배경 및 목표
1) 설계 배경
지난 설계과제를 통해 BCD가산기를 만들었고, 7segment를 통해 숫자를 표기하는 방법에 대하여 배울 수 있었다. 또한 이후의 실습을 통해 클록 분주기와 디바운싱 코드를 FPGA와 컴퓨터를 연결하여 소스코드를 직접 작동시켜 보았다. 지금까지 배웠던 모든 설계 실습을 총망라 할 수 있는 스톱워치를 설계한다.

2) 설계 목표
VHDL을 이용하여 스탑워치를 만든다. 클록 분주기를 이용하여 실제 분, 초, 1/100초에 가깝게 클록이 분주되도록 설계하고, 7segment를 이용하여 시간을 표기한다. 또한 디바운싱 코드를 이용하여 채터링 현상을 방지해 정지, 리셋 스위치가 안정적으로 동작하도록 설계한다.

2. 관련 기술 및 이론
1) FSM
FSM은 Finite State Machine의 약자로 순차적으로 유한개의 상태를 상태천이하는 장치이다. 즉 과거의 상태/신호들을 저장하는 메모리 용량이 유한개인 장치들을 가리키는 일반적인 용어이다. next state logic에 해당하는 조합회로는 현재의 출력은 현재의 입력에 관하여만 영향을 미친다는 특징을 가지고 있다. 순차회로는 과거의 입력이 계속 현재의 출력에 영향을 미치는 것으로 위의 그림을 뜻한다고 할 수 있다. 즉 순차회로는 조합회로와 메모리를 합친 것이다.

참고 자료

없음