아주대학교 전자회로실험/전회실/ 실험1 부궤환회로 예비보고서

목차

1. 실험 목적
2. 실험 도구 및 소자
3. 실험이론
4. 실험 과정 및 예상 결과
5. Pspice Simulation 및 예상 결과와의 비교
6. 참고문헌

본문내용

1. 실험 목적
본 실험에서는 부궤환 연산증폭기를 다룬다. 기본적으로 연산증폭기는 이득을 통해 출력을 증폭시키므로 광범위하게 사용된다. 이는 가감산, 적분, 상수곱하기 등의 연산 기능을 수행할 수 있다는 뜻이기도 하다. 이에 통신 분야의 DAC,ADC 기능 등 통신 분야에서 주효하게 사용된다. 이러한 연산증폭기에 대한 이해를 기반으로 본 실험은 부궤환 회로를 구성하여 실제 작동을 확인한다. 출력 결과를 분석하여 연산증폭기의 이득에 영향을 미치는 부궤롼 루프의 영향을 이해하는 것으로 추후 연관 과목과 설계에 대한 직관적인 시각을 다질 수 있다.

연산 증폭기는 부궤환 방법에 따라 가산, 적분 등 특정한 연산 기능을 수행하는 증폭 소자(회로)로, OP 앰프라고도 한다. 연산 증폭기는 기본적으로 2개의 입력 단자를 갖는다. +극의 입력단자를 비반전입력단, –극의 입력단자를 반전입력단이라고 한다. 위의 회로에서 알 수 있듯, 종속 전압원에 인가되는 입력 전압 (V_in)이 (V_+ - V_-)로 주어지기 때문에 반전 입력단에 입력된 신호는 실제 입력과 180°의 위상차를 갖는다. +를 인가하면 –로 출력된다는 뜻이다. 이상적인 연산 증폭기는 Input 임피던스가 무한, Output 임피던스가 0이며, 이득 A가 무한이다. 이는 조금 자세히 살펴보면 크게 3가지 조건을 전제한다고 할 수 있다. 가장 먼저, 양 입력단의 인가 전압은 같아야 한다 ( 입력 전압 V_in이 0 ) 또, 입력단에 들어가는 전류는 무시할 수 있으며 ( 입력 임피던스가 무한 ), 출력단의 저항 없음이다. 현실적인 조건을 일부 감안 ( 이득이 약 100만 정도 ) 하여 결과를 살펴보면 이상적인 연산증폭기의 V_in은 0 혹은 회로의 전원값 (일반적으로 +-15V) 만을 나타낼 것이다. 이에 그 외의 값을 원하는 경우에는 V_out단자를 V_ 단자와 연결하여 부궤환 회로를 만드는데, 해당 연산증폭기를 실험 1에서 다룬다.

참고자료

· 아주대학교 전자회로실험 강의 노트 (2021)
· Behzad Razavi, 김철우 외 6인 공역, 『마이크로전자회로』, 제 2판, 2009 .p599-621
· 방성완, 『알기쉬운 회로이론』, 제 1판, 2016, p358-376
· allaboutcircuits, (2021.03.12.), (2020.03.12.), ‘negative feedback’, ‘OP-amp’ https://www.allaboutcircuits.com
· ALLDATASHEET, (2021.03.12.), (2021.03.12.),
· ‘741C’, https://www.alldatasheet.co.kr/view.jsp?Searchword=741C