서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 결과 보고서

목차

1. 실험 개요
2. 퀴즈 답안지 및 정답
3. 실험 노트
4. 실험 결과 및 예상 결과와의 비교 분석
5. 토의
6. 참고문헌

본문내용

1. 실험 개요
1) Arithmetic comparator를 기본 게이트 및 VHDL로 구현한다.
2) 1-bit full adder를 기본 게이트 및 VHDL로 구현한다.
3) 3-bit ripple-carry adder를 기본 게이트 및 VHDL로 구현한다.

2. 퀴즈 답안지 및 정답 : 별첨 #1

3. 실험 노트 : 별첨 #2

4. 실험 결과 및 예상 결과와의 비교 분석
1) 3-bit arithmetic comparator 설계
두 3비트 2진수 A, B의 크기를 비교하는 회로를 [그림 1]과 같이 설계하였다. 이때, 음수는 취급 하지 않으며 각 출력의 논리식은 , , 라 할 때, , , 이다. A=011일 때의 시뮬레이션 결과는 [그림 2]와 같다.

실제 구현 회로는 [그림 3]과 같다. a2~a0는 DIP_SW[2] ~ DIP_SW[0]로, b2~b0는 DIP_SW[6] ~ DIP_SW[4]로 값을 조절하였으며 세 출력 AeqB, AgtB, AltB는 각각 LED[0], LED[1], LED[2]을 통해 확인하였다. 총 64가지 경우 중 일부만 실험으로 확인하였다. A=011일 때 B값의 변화에 따른 실험 결과를 [표 1]에 정리하였으며 [그림 2]의 시뮬레이션 결과와 일치함을 알 수 있다

참고자료

· Stephen Brown & Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design, 3판, McGraw-Hill, 2009
· 서강대학교 전자공학과, 디지털 논리회로 실험, 서강대학교, 2017