FPGA 실습 보고서 (Digital Systems Design Using Verilog)

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목차

1. 2주차 보고서
2. 3주차 보고서
3. 6주차 보고서
4. 7주차 보고서
5. 10주차 보고서
6. 11주차 보고서

본문내용

FPGA 2주차 실습 보고서
실습이론
FA(fulladder) : 입력 a,b와 carry in을 받아서 덧셈을 하여 carry out 과 sum을 내보내는 것
MUX(multiflexer) : 입력 a,b와 sel값을 받아 sel값에 따라 a,b중 하나의 값을 출력한다.

전가산기
1-bit 전가산기의 결선도 기호

전가산기(全加算器, full adder)는 이진수의 한 자릿수를 연산하고, 하위의 자리올림수 입력을 포함하여 출력한다. 하위의 자리올림수 출력을 상위의 자리올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 하나의 전가산기는 두개의 반가산기와 하나의 OR로 구성된다.
입력이 3개 존재해서 (입력 A, 입력 B, 자리올림수 입력) 모두 대등하게 동작한다. 하지만 회로상에서 3개 입력이 대칭되어 있다고 할 수 없다.
입력 A, 입력 B, 자리올림수 입력 (X), 출력 (S), 자리올림수 출력 (C)의 관계를 보여주는 진리표는 다음과 같다.

<중 략>

실습내용
1) fulladder
module fulladder(
output sum,
output c_out,
input a,
input b,
input c_in
); /* fulladder는 a,b,c_in(carry in)의 입력을 받아 a,b,c_in을 더해 sum,c_out(carryout)의 출력을 내보내는 것이므로 입출력을 먼저 다음과 같이 지정한다.

<중 략>

고찰
Verilog를 사용한 디지털 논리회로의 작성은 c언어와 유사한 형식으로 작성된다. c언어에서는 변수 선언을 통해 함수의 입력 값을 결정한다면 verilog에서는 input ,output 값을 먼저 선언함으로써 대체한다. Verilog의 편리한 점은 회로를 시각적으로 확인할 수 있고 testbench를 통하여 실제 입력값들을 디지털회로에 입력시켜보고 출력값을 확인할 수 있다는 점이다.

참고 자료

없음

압축파일 내 파일목록

10주차 보고서.docx
11주차 보고서.docx
2주차 보고서/2주차 보고서.docx
3주차 보고서/3주차 보고서.docx
6주차 보고서/6주차 보고서.docx
7주차 보고서/7주차 보고서.docx