기초전자설계및실험 예비보고서 JK Flip-Flop과 클락생성

목차

I. 실험에 관련된 이론
1. JK Flip-Flop
2. 클락 생성

II. 실험회로 및 시뮬레이션 결과
1. JK Flip-Flop
2. 클락 생성

본문내용

* 실험에 관련된 이론
2.1 JK Flip-Flop
-JK Flip-Flop은 RS Flip-Flop의 변형된 형태로서 J입력은 S입력, K입력은 R입력에 해당되며,
RS Flip-Flop에서 금지된 입력인 R=1, S=1 인 상태에서도 동작하도록 개선된 Flip-Flop이다. JK Flip-Flop의 논리 회로는 그림 9.1과 같다.

<중 략>

2.2 클락 생성
-클락은 디지털시스템의 처리 속도를 결정하는 요소로 시스템의 인간의 심작 박동에 해당한다.
인간에게 빠른 심장박동은 위험하지만 디지털시스템에서 클락 속도를 높이기 위한 노력은 지속되고 있다. 디지털 스위치로 클락을 대체할 수 있고 함수발생기의 Square파를 이용할 수 있지만 별도의 클락 칩을 이용하여 디지털시스템에 지속적으로 클락을 제공하고 있다.
-NE555 Timer는 클락의 period(주기)와 Duty Cycle을 조절할 수 있도록 제작된 칩으로 NE555 Timer 일부 단자에 저항과 커패시터를 연결하여 원하는 클락 파형을 설계할 수 있다.
클락은 NE555외에 수동진동자를 활용하여 얻을 수 있다. 수동진동자는 고정된 클락을 생성하며 출력단에 분배회로를 구성하여 낮은 주파수를 얻을 수 있다.

* 실험회로 및 시뮬레이션 결과
4.1)JK Flip-Flop
설계문제 1 : NAND와 NOR게이트 조합
-그림 9.1과 같이 NOR와 NAND 게이트 조합한 동기식 JK Flip-Flop를 구성하고 구성한 회로에 대하여 입력에 따른 출력을 측정한다.

참고 자료

https://en.wikipedia.org/wiki/Flip-flop_(electronics)