아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

소개글

논리회로실험 FPGA를 통한 VHDL 구현 프로젝트입니다.
상당히 자세한 기술 및 CODE를 넣어 이해하시는데 어려움이 없을겁니다.

목차

1. 설계 목표
2. 요구사항 구현 및 달성도
3. 설계 내용
4. 기능별 결과 사진
5. 추가 개선 사항
6. 개인별 기여도 평가 및 고찰

본문내용

1.1. 프로젝트 완료 후 ①추가적인 기능 개선 및 ②소스 코드의 단순화한 사항들에 아래와 같이 간단히 기재
1.2. 하기 사항들은 추가로 개선한 사항일 뿐이므로 프로젝트 결과로 제출할 소스코드와는 무관(혼선을 막기 위해 하기 사항의 코드는 Appendix에만 기재, vhd 파일은 제출하지 않음)

① Shifting function
1.3. Shifting function은 이미 프로젝트 이전 논리회로실험에서 구현해 본 바가 있다. 그 이해를 토대로 만들어 볼 때, 입력받은 각 수는 이미 저장이 되어 있고 출력은 저장된 수를 활용해 shifting시키며 출력을 하였다. 자세히 기술하자면 fnd_s를 4개만 쓰기로 하고, 4번째 입력까지는 기존 소스코드와 동일하게 동작하고, 5번째 입력할 때는 architecture 내부의 seg_1~seg_1000의 신호에 set_no2~set_no5의 정보를 입력하였고 6번째 입력 일 때는 set_no3~set_no6의 정보를 입력해주었다.

② 소스 코드 단순화
1.1. Change_ok라는 신호를 통해 소스코드를 절반 정도로 줄여 코딩이 훨씬 수월해 질 수 있다. 비밀번호 입력 시에는 Change_ok=‘0’으로 기존 코드와 동일하게 기능이 동작하지만 비밀번호 변경을 위해 처음에 누르는 (#)에서 Change_ok=‘1’로 변경된다. 그리고 비밀번호 입력과 동일한 status 과정을 거친 후 비밀 번호 변경을 위해 마지막에 누르는 (#)에서 Change_ok가 ‘1’이므로 입력 받은 set_no“x”의 수가 save_no“x”로 저장되게 된다. 즉, 기존에는 변수를 여러가지 만들어 입력과 저장을 따로 구분했다면, 이것은 하나의 신호로 구별하는 것을 통해 입력과 저장을 한 가지 방식으로 구현할 수 있다.

참고 자료

없음