아주대 논리회로실험 프로젝트 FPGA로 Stop Watch 만들기

소개글

반에서 최고점수받았습니다
회로하고 다 포함되어있습니다 알아보기 쉽게 다 보고서 작성되있습니다

목차

1. 설계 목적
2. 설계 준비물
3. 기기 및 설계에 필요한 이론
4. 이론을 바탕으로 설계 제안
5. 부분 회로도 설명
6. 최종 설계도
7. 동작 확인
8. 설계 결과에 대한 고찰

본문내용

1. 설계 목적
- FPGA를 이용하여 Stop Watch를 구현해보는 것이다. Quartus2 프로그램을 이용하여 Stop Watch가 작동할 수 있는 회로를 구성한 뒤, FPGA를 사용하여 Bread Board와 7-segment를 이용하여 동작을 확인한다.

2. 설계 준비물
- FPGA 보드(Altera DEO nano), 연결보드(FPGA<->Bread Board), 저항(330)-5EA , 7-Segment Numeric LED Displays(FND507)-5EA

<중략>

❶ 비동기식 카운터
: 리플 카운터( Ripple Counter)라고도 하며, 각 단의 T F/F이 가해지는 Clock Pulse와 동기화 될 수 없으며, 전단 출력에 의하여 트리거 되기 때문에 종속 접속된 F/F의 단 수가 늘어날수록 전송지연이 발생하게 된다. 이러한 전송 지연은 사용할 수 있는 최대 clock 주파수를 제한하게 되며 한 상태와 다음 상태에 잠정적으로 중간 상태가 존재할 수 있어 논리상의 에러를 유발한다.
① 2진 리플 카운터 : 주로 T 또는 JK F/F으로 구성하며, 이 계수기가 계수할 때 가질 수 있는 총출력 상태는 n개의 F/F을 사용하면 2n 가지가 얻어짐
② 비동기식 2n진 계수기 : JK F/F n개를 연결하여 만든 계수기로 JK F/F을 사용하면 첫 번째 F/F는 외부에서 가하는 클럭 입력에 의하여 트리거 되고 n번째 F/F의 출력은 (n+1)째 F/F를 트리거함

③ 상향 계수기 : 0000에서 0001, 0010, ~ 1111로 입력 펄스에 따라 계수값이 증가하는 계수기

④ 하향 계수기 : 1111에 반대로 ~ 0000등으로 입력 펄스가 들어올 때마가 계수의 내용이 하나씩 감소하여 계수되는 계수기

❷ 동기식 카운터
: 앞의 비동기식 카운터의 단점인 전송 지연을 없앤 카운터로, 모든 F/F이 clock 펄스에 의해 동시에 트리거 되는 카운터이다.

참고 자료

없음