VHDL updowncounter소스,시뮬레이션,설명

목차

1. 1bit Dff source
2. 3bit updown counter source
3. 3bit updown counter waveform

본문내용

1bit_dff Source
In put : clk, reset, d
Out put : q

IF >> SYNCHRONUS RESET 은 clock의 positive edge 영향을 받으므로 reset 발생을 positive edge발생시도 같이 조건에 넣어준다.
ELSIF >> clock의 positive edge 에서 입력값 d는 q로 출력이된다.

3bit_updown counter Source
앞에서 만든 dff을 끌어들여 사용한다.
Reset과 clock에 따라 출력값이 정해지고 출력값의 변경이 있으므로 연결선및 변화한 출력값을 정의 해준다.

참고 자료

없음