Register Transfer Level (RTL ) 기능을 이용한 Verilog 자판기 구현 (컴퓨터 아키텍쳐 실습)

소개글

컴퓨터 아키텍쳐 및 디지털 논리회로 설계 실습 시간 등에 주로 이용되는 자판기 구현 예제를 완성한 보고서 자료입니다.

목차

1. 실험 목표
2. 내용
3. 과정
4. 결과
5. 느낀 점

본문내용

1. 실험 목표
Verilog module을 Register Transfer Level로 구현해 본다.

2. 내용
자판기를 simulation하는 verilog module을 만들어 본다. 요구사항은 다음과 같다.
(1) Use-case
 자판기의 item 종류는 4개이며, item 종류에 따른 가격은 임의로 정한다.
 자판기내의 item의 재고는 무한하다.
 자판기내의 거스름돈은 무한하다.
 자판기는 사용자가 투입한 현금을 99999원까지 들고 있을 수 있으며, 사용자 또한 99999원 이상의 돈을 투입하지 않는다.

흐름도는 다음과 같다.

<중 략>

State 3 : 필요할 것 같아 만들었지만 아무런 일도 하지 않는 더미 스테이트이다.
State 4 : 리셋 스테이트이다. 돈이 있으면 거스름돈으로 모두 반환하고 돈을 더 이상 뱉을 수 없으면 모든 변수를 0으로 초기화한 다음 스테이트 1로 넘어간다.
거스름돈을 반환할 때에는 가장 큰 주화부터 계속 반환하고 다음 주화로 넘어가는 식으로 recursive하게 구현하였다.
테스트벤치는 실제로 일어날 수 있는 모든 상황을 다 확인해 볼 수 있도록 작성하였으며, 조교님께 실험 시간에 검사를 받을 수 있었다. 소스는 조교님께 압축 파일로 전달하였다.

참고 자료

없음