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디지털시스템 설계 MealyMachine 및 ALU Verilog 구현 및 테스트벤치

verilog를 이용한 4bit ALU구현과 State diagram을 보고 Mealy machine을 구현한 과제입니다. ALU는 Overflow 가 검출되게 만들었으며 테스트벤치와 시뮬레이션 파형도 포함했습니다. Mealy machine은 state diagram을 보고 테스트벤치와 시뮬레이션 파형도 포함했습니다.
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최초등록일 2012.11.14 최종저작일 2012.11
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디지털시스템 설계 MealyMachine 및 ALU Verilog 구현 및 테스트벤치
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    소개

    verilog를 이용한 4bit ALU구현과 State diagram을 보고 Mealy machine을 구현한 과제입니다.

    ALU는 Overflow 가 검출되게 만들었으며 테스트벤치와 시뮬레이션 파형도 포함했습니다.

    Mealy machine은 state diagram을 보고 테스트벤치와 시뮬레이션 파형도 포함했습니다.

    목차

    1. 표지
    2. 4-bit ALU 블럭 다이어그램
    3. 4-bit ALU Verilog 소스 및 테스트벤치 소스
    4. 결과 분석
    5. mealy machine verilog 소스 및 테스트벤치 소스
    6. 결과분석

    본문내용

    Prob. 1) Verilog coding and simulation for 4-bits ALU
    (a) Draw a detailed circuit diagram of 4-Bits ALU, which operates logical AND, OR,
    XOR and 2’s complement adder/subtractor with overflow detection.

    (b) Write Verilog code, compile, simulate and produce a timing diagram (waveform) for
    the 4-bits ALU. Use Hierarchical/dataflow Verilog description in your model. Also,
    you must show the logical AND, OR, XOR and 2’s complement adder/subtractor
    waveforms using testbenches.

    Compare the simulation result with hand calculation and describe it for verification.
    Attach Verilog code and simulation result (waveform) from ModelSim.

    <중 략>

    Prob.2) Verilog implementation of mealy machine for below state diagram:

    (a) Write Verilog code for state machine and testbench, and verify a Verilog model.
    Submit Verilog code and waveforms.

    참고자료

    · 없음
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