HDL_결과보고서

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Verilog-hdl을 이용한 디지털 시계 만들기

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<결과보고서>
- 프로젝트 진행 순서
시계 + 알람 + 스톱워치 -> 탑모듈(미완성)

* 모든 모듈에서 clk은 1/100초의 주기로 주었는데 이를 위하여 쿼터스에서 clk 값을 입력해 줄 때에 주기를 10ms가 될 수 있게 바꿔 주었습니다. 마지막 시간(시뮬레이션이 끝나는 시간)은 시뮬레이션 속도를 감안해서 500초를 주었습니다.
시간을 나타내는 변수(Hour, Har)가 일치하지 않아서 모든 모듈에 시간 변수를 Hour_10, Hour_01로 통일하였습니다.

1. 시계 회로 코드
- 이 소스에서 변경된 내용
1) select_A를 4비트에서 3비트로 변경(select_a를 0~6까지 사용합니다. 그래서 16개인 4비트 보다는 8개인 3비트를 사용하는 것이 더 효율적입니다.)
2) 7비트 레지스터 d 선언(clk의 주기가 1/100초 이므로 1초 일 때 Sec_01을 1 증가 시키기 위하여 값을 저장할 수 있는 레지스터 d를 선언하여 100cycle이 돌면 1초가 증가하도록 하였습니다.)
3) am_pm값의 내용 변경(spec에는 am_pm이 나타내는 값이 1:오전, 0:오후 로 되어 있었는데 Setting_C가 1일 때 시계가 이전 상태를 유지할 수 있도록 하기 위하여 1:오후, 0:오전으로 바꾸었습니다.)

참고 자료

없음

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