디지털논리 VerilogHDL Project 결과보고서

소개글

디지털논리 VerilogHDL Project 결과보고서
Project 주제 - Counter를 이용한 Clock Design
- 시스템 클럭은 100Mhz로 해서 구현할 것
0.1초부터 10분 단위까지 코딩
레포트 작성시 각 단위별로 나누어서 작성
추가된 기능또한 파트를 나누어서 작성할 것

목차

1. clk카운트
2 0.1초 모듈
3. 초 모듈 일의자리
4. 초 모듈 십의자리
5. 분 모듈
6. TOP 모듈
7. test bench code
simulation

본문내용

1. clk카운트
module clock_sec(clk, rst, real_A, enable_10sec);
input clk, rst;
output [16:0] real_A;
output enable_10sec;
reg [16:0] real_A;
reg enable_10sec;
always@(posedge clk or negedge rst)
begin
if(!rst)
begin
enable_10sec <= 1`d0;
real_A <= 17`d0;
end
else
begin
if(real_A==17`d50000)begin
enable_10sec <= 1`d1;
real_A <= 17`d0;
end
else
begin
real_A <= real_A + 1;
enable_10sec <= 1`d0;
end
end
end
endmodule

참고 자료

없음