4bit carry look ahead adder

소개글

4bit carry look ahead adder 소스코드와 테스트 벤치 코드 밑 결과 파형

목차

[1]. 설계
[2] VHDL 코딩 및 테스트벤치 코딩

본문내용

[1]. 설계
4비트 CLA adder의 로직 다이어그램은 아래와 같다.
위와 같은 로직다이어그램을, 부울리안 방정식으로 표현하게 되면 아래와 같이 된다.
4bit CLA이므로, 0bit부터 3bit까지의 각 비트 마다의 방정식은,
-0비트에서,
-1비트에서
-2비트에서
-3비트에서
[2] VHDL 코딩 및 테스트벤치 코딩
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity CLA_4bit is
Port ( a : in std_logic_vector(3 downto 0);
b : in std_logic_vector(3 downto 0);
cin: in std_logic;
pout : out std_logic;
gout : out std_logic;
sum : out std_logic_vector(3 downto 0));
end CLA_4bit;
architecture digital_cla of CLA_4bit is
signal p, g: std_logic_vector(3 downto 0);
signal carry: std_logic_vector(3 downto 1);
begin
p(0)<= a(0) or b(0);
p(1)<= a(1) or b(1);
p(2)<= a(2) or b(2);
p(3)<= a(3) or b(3);
g(0)<= a(0) and b(0);
g(1)<= a(1) and b(1);
g(2)<= a(2) and b(2);
g(3)<= a(3) and b(3);
carry(1)<= g(0) or (p(0) and cin);
carry(2)<= g(1) or (p(1) and g(0)) or (p(1) and p(0) and cin);
carry(3)<= g(2) or (p(2) and g(1)) or (p(2) and p(1) and g(0)) or (p(2) and p(1) and p(0) and cin);
sum(0)<= a(0) xor b(0) xor cin;
sum(1)<= a(1) xor b(1) xor carry(1);
sum(2)<= a(2) xor b(2) xor carry(2);
sum(3)<= a(3) xor b(3) xor carry(3);
pout<= p(3) and p(2) and p(1) and p(0);
gout<= g(3) or (p(3) and g(2)) or (p(3) and p(2) and g(1)) or (p(3) and p(2) and p(1) and g(0));

참고 자료

없음