뉴런 MOS 임계 게이트를 갖는 2중 패스-트랜지스터 논리를 이용한 논리 계이트 설계

서지정보

· 발행기관 : 한국전기전자학회
· 수록지 정보 : 전기전자학회논문지 / 8권 / 1호 / 33 ~ 38페이지
· 저자명 : 박수진, 윤병희, 김흥수

초록

다치 논리 패스 게이트는 다치 논리를 구성하기 위한 중요한 소자이다. 본 논문에서는, 뉴런 MOS(νMOS) 임계 게이트를 갖는 2중 패스-트랜지스터 논리를 이용하여 4치 MIN(QMIN)/negated MIN(QNMIN) 게이트 그리고 4치 MAX(QMAX)/negated MAX(QNMAX) 게이트를 설계하였다. DPL은 입력 캐패시턴스의 증가 없이 게이트 속도를 향상 시켰다. 또한 대칭 배열과 2중 전송 특성을 갖는다. 임계 게이트는 νMOS 다운 리터럴 회로(DLC)로 구성 된다. 제안된 게이트는 다양한 다치 임계 전압을 실현할 수 있다. 본 논문에서, 회로는 3V의 전원 전압을 사용하였고 0.35um N-Well 2-poly 4-metal CMOS 공정의 파라메터를 사용하였으며 모든 모의 실험은 HSPICE를 이용하였다.

참고자료

· 없음